FPGA實(shí)戰開(kāi)發(fā)技巧（13）-基于IP的設計已成為目前FPGA設計的主流方法之一，本章首先給出IP的定義，然后以FFT IP核為例，介紹賽靈思IP核的應用。
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FPGA 賽靈思 IP核
FPGA實(shí)戰開(kāi)發(fā)技巧（11）-在串行模式下，需要微處理器或微控制器等外部主機通過(guò)同步串行接口將配置數據串行寫(xiě)入FPGA芯片，其模式選擇信號M[2:0]=3’b111
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FPGA 賽靈思
組合運用多種智能I/O規劃工具能使引腳分配過(guò)程變輕松-對于需要在PCB板上使用大規模FPGA器件的設計人員來(lái)說(shuō)，I/O引腳分配是必須面對的眾多挑戰之一。
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賽靈思 FPGA
如何在EDK中使用自己的 IP核？-如何在EDK中使用自己的 IP核呢？ 這是很多人夢(mèng)寐以求的事情。然而在EDK以及ISE的各種文檔中對此卻遮遮掩掩，欲語(yǔ)還休。
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賽靈思 ISE IP
FPGA開(kāi)發(fā)要掌握的六大基礎知識（3）-Xilinx FPGA開(kāi)發(fā)軟件為ISE.現在其版本更新比較快，大家現在常用的版本都在ISE12.1了。
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FPGA 賽靈思 Xilinx
system generator入門(mén)筆記-System Generator是Xilinx公司進(jìn)行數字信號處理開(kāi)發(fā)的一種設計工具，它通過(guò)將Xilinx開(kāi)發(fā)的一些模塊嵌入到Simulink的庫中，可以在Simulink中進(jìn)行定點(diǎn)仿真，可是設置定點(diǎn)信號的類(lèi)型，這樣就可以比較定點(diǎn)仿真與浮點(diǎn)仿真的區別。并且可以生成HDL文件，或者網(wǎng)表，可以再I(mǎi)SE中進(jìn)行調用。
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Xilinx 賽靈思 Simulink
在FPGA開(kāi)發(fā)中盡量避免全局復位的使用？（1）-最近幾天讀了Xilinx網(wǎng)站上一個(gè)很有意思的白皮書(shū)（white paper，wp272.pdf），名字叫《Get Smart About Reset:Think Local, Not Global》，在此分享一下心得，包括以前設計中很少注意到的一些細節。
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Xilinx 賽靈思
FPGA全局時(shí)鐘和第二全局時(shí)鐘資源的使用方法-目前,大型設計一般推薦使用同步時(shí)序電路。同步時(shí)序電路基于時(shí)鐘觸發(fā)沿設計,對時(shí)鐘的周期、占空比、延時(shí)和抖動(dòng)提出了更高的要求。為了滿(mǎn)足同步時(shí)序設計的要求,一般在FPGA設計中采用全局時(shí)鐘資源驅動(dòng)設計的主時(shí)鐘,以達到最低的時(shí)鐘抖動(dòng)和延遲。
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全局時(shí)鐘 FPGA 賽靈思
不可錯過(guò)的400Gbps以太網(wǎng)演示-在那里，毫無(wú)疑問(wèn)你會(huì )駐足在賽靈思展位前（# 23）觀(guān)看一個(gè)基于賽靈思Virtex UltraScale VU095 FPGA評估板VCU109的Spirent 400G以太網(wǎng)測試系統，該系統連接四個(gè)100Gbps的住友電工 CFP4 LR4光模塊。
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賽靈思 FPGA 光模塊
如何在芯片的PL上構建軟核處理器？-到目前為止，我們已經(jīng)在之前的文章中聊過(guò)Zynq SOC內部的 PS和PL，以及在Zynq SoC PS部分的ARM Cortex-A9處理器上運行的操作系統。但是有一個(gè)領(lǐng)域我們還沒(méi)有去探索過(guò)，那就是在芯片的PL上構建軟核處理器。
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MicroZed 賽靈思
System generator如何與MATLAB進(jìn)行匹配？-system generator是xilinx公司的系統級建模工具，它是擴展mathworks公司的MATLAB下面的simulink平臺，添加了XILINX FPGA專(zhuān)用的一些模塊。加速簡(jiǎn)化了FPGA的DSP系統級硬件設計。
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xilinx 賽靈思 MATLAB
使用VIVADO對7系列FPGA的高效設計心得-隨著(zhù)xilinx公司進(jìn)入20nm工藝，以堆疊的方式在可編程領(lǐng)域一路高歌猛進(jìn)，與其配套的EDA工具——新一代高端FPGA設計軟件VIVADO也備受關(guān)注和飽受爭議。
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FPGA VIVADO 賽靈思
ZYNQ器件的啟動(dòng)配置方法-無(wú)任是用CPU作為系統的主要器件，還是用FPGA作為系統的主要器件，系統設計中首先要考慮到的問(wèn)題就是處理器的啟動(dòng)加載問(wèn)題。
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FPGA XILINX 賽靈思
從可編程器件發(fā)展看FPGA未來(lái)趨勢-可編程邏輯器件的發(fā)展歷史可編程邏輯器件的發(fā)展可以劃分為4個(gè)階段，即從20世紀70年代初到70年代中為第1段，20世紀70年代中到80年代中為第2階段，20世紀80年代到90年代末為第3階段，20世紀90年代末到目前為第4階段。
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FPGA 可編程器件 賽靈思
底層內嵌功能單元與軟核、硬核以及固核-內嵌功能模塊主要指DLL(Delay Locked Loop)、PLL(Phase Locked Loop)、DSP 等軟處理核(Soft Core)?，F在越來(lái)越豐富的內嵌功能單元，使得單片FPGA 成為了系統級的設計工具，使其具備了軟硬件聯(lián)合設計的能力，逐步向SOC 平臺過(guò)渡。
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FPGA 賽靈思 DLL
賽靈思介紹
賽靈思公司____________全球完整可編程邏輯解決方案的領(lǐng)導廠(chǎng)商
(2009年3月)
賽靈思公司（NASDAQ: XLNX）是全球完整可編程邏輯解決方案的領(lǐng)導廠(chǎng)商，占有該市場(chǎng)超過(guò)一半以上的份額，2008年度賽靈思公司的收入為19.1億美元。賽靈思屢獲殊榮的各種產(chǎn)品，包括硅片、軟件、IP、開(kāi)發(fā)板、入門(mén)套件，可使設計者為多種終端市場(chǎng)提供應用并大大縮短上市時(shí)間，包括航天/國防、汽車(chē)、 [
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