system generator入門(mén)筆記

System Generator是Xilinx公司進(jìn)行數字信號處理開(kāi)發(fā)的一種設計工具，它通過(guò)將Xilinx開(kāi)發(fā)的一些模塊嵌入到Simulink的庫中，可以在Simulink中進(jìn)行定點(diǎn)仿真，可是設置定點(diǎn)信號的類(lèi)型，這樣就可以比較定點(diǎn)仿真與浮點(diǎn)仿真的區別。并且可以生成HDL文件，或者網(wǎng)表，可以再I(mǎi)SE中進(jìn)行調用?；蛘咧苯由杀忍亓飨螺d文件。能夠加快DSP系統的開(kāi)發(fā)進(jìn)度。

用System Generator進(jìn)行仿真

1、必須包含的模塊：Gateway In、Gateway Out、System Generator、以及Xilinx定點(diǎn)運算單元。

2、對于系統設計中有精確時(shí)鐘限制的外部接口模塊，使用System Generator設計不是最佳方法，此時(shí)可以利用HDL等方法實(shí)現，然后通過(guò)System Generator工具提供的Black Box導入Sysgen工程中即可。

System Generator Blockset

1、主要包括：Xilinx Blockset、Xilinx Preference Blockset 和 Xilinx XtremDSP Kit三個(gè)庫函數塊。

2、Xilinx Blockset包含了所有在Simulink中構建數字信號處理系統和其他FPGA數字系統的模塊。

3、Xilinx Preference Blockset 是更高層次的模塊，都是由Xilinx Blockset中的模塊組成的，降低了開(kāi)發(fā)難度，并且具有較高的可靠性。

信號數據類(lèi)型

1、Xilinx Block的輸出格式可以設定為：Full precision和User-defined precision

Full precision：會(huì )在運算中自動(dòng)進(jìn)行位寬擴展

User-defined precision：對輸出結果進(jìn)行截位（wrap）或飽和（saturate）處理（用戶(hù)設置）。

2、在System Generator中，點(diǎn)擊Format –> Port/Signal Displays –> Port Data Type 即可顯示每個(gè)模塊輸入輸出的數據類(lèi)型。

3、當Simulink無(wú)法確定數據類(lèi)型和采樣速率時(shí)，會(huì )報錯，通常這種情況出現在有反饋的情況下。這時(shí)可以通過(guò)添加一個(gè)Assert模塊對信號進(jìn)行強制制定或重新定義。且不占用硬件資源。

4、Gateway In可以設定Sample Period，值越大，采樣點(diǎn)越少。一般來(lái)說(shuō)，對于同一組Gateway In，sample period應該是一樣的，即采樣率時(shí)一樣的。所以當修改一個(gè)Gateway In的Sample Period時(shí)，記得同時(shí)更新同一級的Gateway In的Sample Period。

5、采樣率變換，利用模塊：Up sample和Down sample。System Generator中不同顏色代表不同的采樣率?？梢渣c(diǎn)擊Format –> Sample TIme Colors

利用Matlab產(chǎn)生測試向量

1、使用From Workspace block產(chǎn)生測試向量。注意數據必須是2xn矩陣：

colume 1 = TIme values

colume 2 = data values

例如：[1:101; sin(2*pi*[0:.01:1])]

2、使用To workspace block將sysgen數據輸出到MATLAB進(jìn)行分析

時(shí)鐘周期

1、Simulink system period為Simulink仿真時(shí)鐘周期，該周期必須是設計中所有采樣周期的最大公因子，比如系統中有3個(gè)采樣周期（2、3、4），那么Simulink system period為1。

2、如果FPGA系統時(shí)鐘周期是10ns，那么Simulink系統周期，2s、3s、4s三個(gè)采樣周期分別對應FPGA器件實(shí)現時(shí)的10ns、20ns、30ns、40ns。另一種做法是將Simulink系統周期就定義成FPGA的系統周期，這樣省去了時(shí)鐘周期間的換算。

3、可以用Clock Enable Probe模塊來(lái)實(shí)現潛在的時(shí)鐘使能信號。