8位無(wú)符號數乘法運算HDL設計實(shí)例

原理分析

加減乘除是運算的基礎，也是我們在小學(xué)課堂里的重點(diǎn)必修課。乘除運算雖然對于我們今天來(lái)說(shuō)還是小菜一碟，讓計算機做起來(lái)也是九牛一毛不足掛齒，但是要真探究一下計算機是如何完乘除運算的，可還真有些學(xué)問(wèn)和技巧，并不是人腦那么9*9一閃而過(guò)81出來(lái)了，計算機雖然得到結果的時(shí)間可能比人要快上不知道多少個(gè)數量級，但它怎么說(shuō)還是需要一個(gè)過(guò)程的。

可能不同的CPU內部的運算原理和機制略有差異，我們也無(wú)法完全去把這些運算方式搞清楚，這個(gè)例程我們就老老實(shí)實(shí)的用移位累加的方式完成兩個(gè)8位無(wú)符號數的乘法運算。這里先隨便舉個(gè)例子來(lái)說(shuō)明我們的運算原理，例如8位無(wú)符號數189和25相乘。

因為計算機只認識0和1，因此一切運算的基礎都是0和1，所以我們的運算也必須是基于2進(jìn)制來(lái)進(jìn)行的。因此，我們首先要完成機制的轉換。乘數189對應的2進(jìn)制數為10111101，被乘數25對應的2進(jìn)制數為00011001。

按照我們最常用的10進(jìn)制乘法運算的方式，我們可以得到如圖1所示的2進(jìn)制乘法。在這個(gè)運算過(guò)程中，我們從被乘數的最低位到最高位依次判斷其取值是1還是0，如果是1則對乘數累加，否則不累加（即取0），需要累加的乘數根據當前被乘數位需要進(jìn)行相應的移位，如被乘數的bit3為1，則乘數相應左移3次（即放大8倍）作為累加數。依據此原理，我們要設計的8位無(wú)符號乘法也是通過(guò)對被乘數進(jìn)行逐位判斷后累加進(jìn)行左移的乘數而得到最終的結果。

圖1 2進(jìn)制乘法

在我們的8位無(wú)符號乘法運算中，一些基本的接口信號及其功能為：8位無(wú)符號數ain和bin是需要進(jìn)行運算的兩個(gè)乘數；輸出的結果用16位無(wú)符號數yout表示；enable信號為運算使能信號；ready信號為運算完成標志位。用戶(hù)先給ain和bin賦值，然后將enable信號拉高后即開(kāi)始運算，大約8個(gè)時(shí)鐘周期后運算輸出結果，ready信號輸出高電平表示運算結果有效，此后如果enable信號被用戶(hù)拉低則ready信號也隨后拉低，表示完成一次運算。接著(zhù)用戶(hù)可以給ain和bin賦新的運算值，然后拉高enable信號繼續一次新的運算。

Verilog參考實(shí)例

module mux(

clk,rst_n,

enable,ain,bin,yout,ready

);

input clk;

input rst_n;

input enable; （1）

input[7:0] ain; （2）

input[7:0] bin; （3）

output reg[15:0] yout; （4）

output reg ready; （5）

reg[4:0] i; （6）

always@(posedge clk)

if(!rst_n) begin

ready = 1'b0;

yout = 16'h0000;

i = 4'd0;

end

else if(enable)begin

if(i 4'd8) i = i+1'b1;

else ;

if(i 4'd7) begin （7）

ready = 1'b0;

if(ain[i]) yout = (yout+{1'b0,bin,7'd0})>>1; （8）

else yout = yout>>1; （9）

end

else if(i == 4'd7) begin （10）

if(ain[i]) yout = yout+{1'b0,bin,7'd0}; （11）

else ; （12）

ready = 1'b1; （13）

end

else ready = 1'b0;

end

else begin

i = 4'd0;

yout = 16'h0000;

end

endmodule

• 運算使能信號。0表示無(wú)操作；1表示將對當前輸入的ain和bin進(jìn)行乘法運算。
• 8位無(wú)符號數，他將和bin進(jìn)行相乘操作。
• 8位無(wú)符號數，他將和ain進(jìn)行相乘操作。
• 16位的無(wú)符號數，用于存儲2個(gè)8位無(wú)符號數相乘的運算結果。
• 乘法運算完成標志位。當前運算完成后輸出高電平，此后如果enable信號拉低則該信號也拉低無(wú)效。
• 移位計數器，在enable=1時(shí)，每個(gè)時(shí)鐘周期i會(huì )遞增直到i=8停止。i=0~7時(shí)，對應進(jìn)行移位累加計算。
• 進(jìn)行7次的移位累加運算（不包括最后一次最高位的累加運算）。我們這里的累加，并不是完全仿照原理中示意的方式進(jìn)行移位然后累加，而是先將累加的乘數左移7位，然后每次累加完右移1位，對應7次累加完成后，最低位就回到了運算結果的最低位，而第8次累加即最高位的累加運算是不進(jìn)行移位的。
• 被乘數的相應位為1，則進(jìn)行累加并右移1位。
• 被乘數的相應位為0，則值移位不累加。
• 第8次累加運算不進(jìn)行移位操作，
• 被乘數的相應位為1，則進(jìn)行累加但不移位。
• 被乘數的相應位為0，則值不累加也不移位。
• 最后一次移位，則拉高ready信號表示運算完成，輸出結果有效。

仿真驗證

這里的驗證專(zhuān)門(mén)編寫(xiě)了一個(gè)小任務(wù)，入口參數是給ain和bin的賦值，然后使能enable信號，發(fā)起一次運算操作，待ready信號拉高后比對運算結果yout是否正確，打印結果，然后撤銷(xiāo)（拉低）enable信號完成當前運算。在initial里面，通過(guò)256*256次調用這個(gè)小任務(wù)，完成對該乘法器的驗證。