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數字電路
數字電路 文章 進(jìn)入數字電路技術(shù)社區
【E問(wèn)E答】數字電路為啥總是低電平有效嗎？
- 事實(shí)上，它是由常用的電路結構所決定的，低電平時(shí)電路往往有較高電平時(shí)更低的環(huán)路阻抗，而低阻抗則意味著(zhù)抗干擾能力更強。結合實(shí)際講一個(gè)有用的例子來(lái)加深印象： 我們有的同學(xué)可能已經(jīng)學(xué)習了這樣的一條PCB布線(xiàn)規則-----在條件許可的情況下，高電平有效線(xiàn)要盡量縮短，低電平有效的線(xiàn)則盡量延長(cháng)----這一條規則的存在基礎就是基于低電平時(shí)環(huán)路阻抗比較低，抗干擾能力比較強才起來(lái)的?！ ∪鏞C或OD電路要控制一個(gè)電平就是通過(guò)它這個(gè)開(kāi)關(guān)的通斷來(lái)實(shí)現的。有在上拉電阻的情況下，開(kāi)關(guān)接通，得低電平;開(kāi)關(guān)切斷，得高電平。這樣，為
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數字電路設計之需要注意的幾個(gè)點(diǎn)
- 這是一個(gè)在邏輯設計中注意事項列表，由此引起的錯誤常使得設計不可靠或速度較慢，為了提高設計性能和提高速度的可靠性，必須確定設計通過(guò)所有的這些檢查?！ 】煽啃浴 ?. 為時(shí)鐘信號選用全局時(shí)鐘緩沖器BUFG! 不選用全局時(shí)鐘緩沖器的時(shí)鐘將會(huì )引入偏差?！ ?. 只用一個(gè)時(shí)鐘沿來(lái)寄存數據 使用時(shí)鐘的兩個(gè)沿是不可靠的，因為時(shí)鐘的某沿或者兩個(gè)沿會(huì )漂移。如果時(shí)鐘有漂移而且你只使用了時(shí)鐘的一個(gè)沿，你就降低了時(shí)鐘邊沿漂移的風(fēng)險。這個(gè)問(wèn)題可以這樣來(lái)解決：就是允許CLKDLL自動(dòng)糾正時(shí)鐘的占空比，以達
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看懂數字電路的四個(gè)必備知識
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高速PCB布線(xiàn)的四大技巧和要領(lǐng)
- 高速PCB布線(xiàn)的四大技巧和要領(lǐng)-在高速PCB的設計過(guò)程中，布線(xiàn)是技巧最細、限定最高的，工程師在這個(gè)過(guò)程中往往會(huì )面臨各種問(wèn)題。本文將首先對PCB做一個(gè)基礎的介紹，同時(shí)對布線(xiàn)的原則做一個(gè)簡(jiǎn)單講解，最后還會(huì )帶來(lái)非常實(shí)用的四個(gè)PCB布線(xiàn)的技巧和要領(lǐng)。
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詳細教學(xué)高速數字電路經(jīng)典設計與仿真
- 詳細教學(xué)高速數字電路經(jīng)典設計與仿真- 高速數字系統設計成功的關(guān)鍵在于保持信號的完整，而影響信號完整性（即信號質(zhì)量）的因素主要有傳輸線(xiàn)的長(cháng)度、電阻匹配及電磁干擾、串擾等。
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【E問(wèn)E答】時(shí)鐘晶振32.768KHz為什么是15分頻？
- 時(shí)鐘晶振32.768KHz為什么是15分頻? 實(shí)時(shí)時(shí)鐘晶振為什么選擇是32768Hz的晶振，在百度上搜索的話(huà)大部分的答案都是說(shuō)2的15次方是32768，使用這個(gè)頻率的晶振，人們可以很容易的通過(guò)分頻電路得到1Hz的計時(shí)脈沖。但是話(huà)有說(shuō)回來(lái)了，2的整數次方很多為什么偏偏選擇15呢? 以下是關(guān)于時(shí)鐘晶振頻率選擇所需要考慮的幾點(diǎn)： 1.頻度越高計時(shí)精度越高，誤差越小?！ ?.由于各種原因，每個(gè)晶振的實(shí)際頻率與其標稱(chēng)頻率之間也存在偏差?！ ?.晶振的工作環(huán)境對晶振的頻率也有影響，用晶振的頻率穩定度來(lái)表示不
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數字電路介紹
數字電路
定義：
用數字信號完成對數字量進(jìn)行算術(shù)運算和邏輯運算的電路稱(chēng)為數字電路，或數字系統。由于它具有邏輯運算和邏輯處理功能，所以又稱(chēng)數字邏輯電路。
數字邏輯電路分類(lèi)
按功能來(lái)分：
1、組合邏輯電路
簡(jiǎn)稱(chēng)組合電路，它由最基本的的邏輯門(mén)電路組合而成。特點(diǎn)是：輸出值只與當時(shí)的輸入值有關(guān)，即輸出惟一地由當時(shí)的輸入值決定。電路沒(méi)有記憶功能，輸出狀態(tài)隨著(zhù)輸入狀態(tài)的 [ 查看詳細 ]
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