基于A(yíng)DSP-TS201S的圖像采集處理系統(05-100)

　　攝像機的數字視頻信號為14對差分信號，經(jīng)FPGA將差分信號轉換為單端信號，并鎖存數據。每個(gè)象素14位，每幀320×240。

　　FPGA采用ALTERA公司的CYCLONE系列EP1C3T144C-6，配置芯片采用EPC2LC20。EP1C3T144C-6具有將差分信號轉單端信號的專(zhuān)用I/O口。鎖存在FPGA的數字，模擬兩路視頻信號根據工作模式選擇輸出到DSP1數據總線(xiàn)上，由DSP1讀入處理，數據速率與模擬視頻的采樣速率，數字視頻的數據速率相同。工作模式選擇，開(kāi)關(guān)控制通過(guò)PIC9054引入到FPGA。

　　·DSP處理器模塊

　　DSP處理器陣列模塊主要由4片高速高性能的DSP處理芯片ADSP-TS201S組成多DSP處理器系統，ADSP-TS201S性能如下：

　　基本性能指標如下：

　　600MHz運行速度時(shí)，內核指令周期1.67ns

　　24M bits片上DRAM，分為6個(gè)4M bits塊(128K words X 32 bits)

　　片內雙運算模塊，每個(gè)都包含一個(gè)ALU、一個(gè)乘法器、一個(gè)移位器和一個(gè)寄存器組

　　雙整數ALU提供數據尋址和指針操作功能

　　片內提供14通道DMA、外部口、4個(gè)鏈路口、SDRAM控制器、可編程標志引腳、2個(gè)定時(shí)器

　　片上仲裁系統可實(shí)現8個(gè)TigerSHARC DSP的無(wú)縫連接

　　內部3條互相獨立的128位總線(xiàn)

　　外部數據總線(xiàn)64位，地址總線(xiàn)32位

　　每秒48億次40位寬的MAC運算或每秒12億次80位寬的MAC運算;1024點(diǎn)復數FFT(基2)時(shí)間15.7us

　　外部端口 1G字節每秒;鏈路口(每個(gè))1G字節每秒

　　DSP處理器陣列模塊中DSP1是用來(lái)整理所收集到的視頻信號，并進(jìn)行相應的預處理后，將數據分發(fā)送到后面的DSP，進(jìn)行進(jìn)一步的處理。

　　DSP1并行口應接FPGA輸出的視頻數據，還要接FLASH，完成DSP加載。DSP1的IRQ0,IRQ1分別作視頻輸入的幀中斷和行中斷，接到FPGA。其連接電路如下圖3所示。

　　FLASH選用AMD公司的AM29LV017D，為2M x 8-Bit的存儲器，可通過(guò)DSP1對FLASH編程，要保證在FLASH讀寫(xiě)時(shí)，FPGA的數據輸出總線(xiàn)D0～D13為高阻，反之，在數據通道運行時(shí)，也應使FLASH輸出為高阻，故用BMS來(lái)選片FLASH。

 

　　圖3 DSP1與FPGA,FLASH 連接圖