最佳FPGA和專(zhuān)用DSP(05-100)

　　視頻和靜止圖像的普遍采用,以及可配置系統(如軟件無(wú)線(xiàn)電)日益增長(cháng)的需求繼續驅動(dòng)DSP應用的擴展。很多應用需要經(jīng)濟有效的DSP處理。

　　雖然定制實(shí)現DSP功能,但在很多應用中幾種功能,如FIR(有限脈沖響應)濾波器,IIR(無(wú)限脈沖響應)濾波器、FFT(快速傅里葉)和混頻器是共同的。所有這些功能都需要與加、減、累加一起的乘法單元組合。

　　FIR濾波器(圖1)存儲n數據單元系列,每個(gè)數據單元延遲一個(gè)附加周期。通常,這些數據單元稱(chēng)之為分支。每個(gè)分支與系數相乘,其結果求和產(chǎn)生輸出。某些方法并行執行所有的乘法。更一般的方法是分為N級,用累加器從一級到下一級傳遞結果。這些實(shí)現方法用功能資源換取速度,取N個(gè)計算級并需要n/N個(gè)乘法器。根據系數是靜態(tài)還是動(dòng)態(tài)以及系數值設計,有不少其他通用的設計最佳化方法。

　　圖1 典型FIR濾波器的實(shí)現

　
　圖2 實(shí)現FFT的Radix-2蝶形方法

　　實(shí)現方法

　　從圖像壓縮到確定數據取樣的頻譜成分,在不同的應用中都用FFT。實(shí)現FFT有多種方法。最通用的方法是通用Cooley-Tukey時(shí)間抽取,把FFT分解成若干更小的FFT。最簡(jiǎn)單的實(shí)現方法是用Radix-2蝶形單元(圖2),其輸入數據必須傳遞倍數。這種計算概念上是簡(jiǎn)單的;然而,圖左邊所有的乘和加是用復數計算的,所需要的乘和加的實(shí)數是更復雜的問(wèn)題(如圖右邊所示)。

　　IIR濾濾器除引入反饋通路外,它類(lèi)似于FIR濾波器。這些反饋通路使IIR濾波器的設計和分析比FIR更復雜。然而,對于相同硅面積,IIR方法可提供更強的濾波器。盡管有幾種IIR結構,但是,一種通用的結構是用2階四次方結構(圖3)

　　很多應用是用混頻器來(lái)變換信號頻率。概念上,可用單個(gè)乘法器,而在數字應用中,用復數形式表示不少優(yōu)點(diǎn)。最一般的形式是信號表示是為I和Q分量。

　　DSP選擇

　　做為這些通用功能應用,大多數DSP應用的核心是乘、加、減或累加。通用DSP芯片與通用微處理器結合能有效地實(shí)現這些功能。乘法器數量通常1~4個(gè),而微處理器通過(guò)乘和其他功能定序通過(guò)的數據,存儲中間結果在存儲器或累加器。主要靠提高乘法所用的時(shí)鐘速度來(lái)提高性能。典型時(shí)鐘速度為幾十MHz~1GHz。性能用每秒MMAC(百萬(wàn)乘累加)度量,典型值10~4000。

　　需要較佳功能必須并聯(lián)組合多個(gè)DSP引擎。這種方法的主要優(yōu)點(diǎn)是直接實(shí)現用高級編程語(yǔ)言(如C語(yǔ)言)編寫(xiě)的算法。

　　DSP定向的FPGA能在一個(gè)芯片上并行實(shí)現很多功能。通用發(fā)送、邏輯和存儲器資源互連功能、執行加法功能、定序和存儲數據。某些基本器件僅提供乘法支持,需要用戶(hù)建造其他邏輯功能。更復雜的器件提供加、減和累加功能做為DSP構建單元的一部分。FPGA通常帶有幾十乘法器單元,可工作在幾百MHz的時(shí)鐘頻率。

　　圖3 IIR2階四次方濾波器

　　圖4 ECP-DSP框圖

　　DSP FPGA選擇

　　Altera公司的Cyclone FPGA不包含DSP定向的元件,這使得實(shí)現大的DSP功能而不消耗大量的外部資源變得困難。然而,CycloneII包含乘法器功能,Xilinx公司的SpartanIII FPA家族具有基本的乘法器功能。沒(méi)有DSP功能時(shí),必須消耗大量的FPGA資源來(lái)實(shí)現一般設計中的加、減、累加和流水線(xiàn)寄存器。

　　Lattice公司專(zhuān)為DSP應用設計了ECP-DSP器件(圖4)。它含有與4和10個(gè)集成sysDSP單元連接的低成本FPEA結構。sysDSP單元以3個(gè)數據通路寬度(9,18和36)支持4個(gè)功能單元。用戶(hù)為DSP單元選擇一個(gè)功能單元,然后選擇其操作數的寬度和類(lèi)型(符號/無(wú)符號)。sysDSP單元中的操作數可以帶符號或無(wú)符號,但在功能單元中不能混合。

　　同樣,在一個(gè)單元中操作數寬度不能混合。每個(gè)sysDSPK中的資源可配置來(lái)支持MULT(乘)、MAC(乘累加)、MULTADD(乘加/減)和MULTADDSUM(乘加/減和)元件。

　　每個(gè)單元中可用的元件數取決于所選擇的數據通路寬度。把若干個(gè)元件連接起來(lái)可并聯(lián)實(shí)現DSP功能。

　　sysDSP單元在輸入,中間和輸出級具有內置任選流水線(xiàn)寄存器。如需要,輸入也可能并行輸入或跨過(guò)陣列移位。也為帶符號和不帶符號運算和加減之間動(dòng)態(tài)轉換提供選擇。在sysDSP單元中可得到流水線(xiàn)寄存器、和、減和累加。在一般的功能中,一般需要用加、和或累加組合乘法。概念簡(jiǎn)單的流水線(xiàn)寄存器在寬數據通路中實(shí)現要消耗大量的資源。用sysDSP單元實(shí)現這些功能可使通用FPGA資源消耗較低、性能較高,允許采用較低速度等級的更小器件?！?益林)