可編程模擬器件在接收機動(dòng)態(tài)可重構結構中的應用設計

摘要：為進(jìn)一步提高接收機的動(dòng)態(tài)可重構性能，對基于可編程模擬器件的接收機前端結構進(jìn)行了優(yōu)化設計，并給出了具體的設計方案，證明了接收機前端動(dòng)態(tài)可重構的可行性。

關(guān)鍵詞：接收機；動(dòng)態(tài)可重構；可編程模擬器件；ADC

　　可重構結構是一種可以根據具體運算情況重組自身資源，實(shí)現硬件結構自身優(yōu)化、自我生成的計算技術(shù)。動(dòng)態(tài)可重構技術(shù)可快速實(shí)現器件的邏輯重建，它的出現為處理大規模計算問(wèn)題提供了一種兼具通用處理器靈活性和ASIC電路高速性的解決方案。在筆者所從事的系統設計中，當模擬器件的一些性能改變但又不能及時(shí)更新調整后端的數字基帶處理時(shí)，比如濾波器由于工作時(shí)間過(guò)長(cháng)引起的溫漂特性所帶來(lái)的影響，此時(shí)就可以用可編程模擬器件替代一部分前端固定模擬器件，進(jìn)而可以實(shí)時(shí)的對FPGA模塊進(jìn)行動(dòng)態(tài)可重構操作，最終達到系統性能的最優(yōu)化。


圖1　可編程模擬器件組成框圖

可編程模擬器件

　　可編程模擬器件是近年來(lái)嶄露頭角的一類(lèi)新型集成電路。它屬于模擬集成電路，即電路的輸入、輸出甚至內部狀態(tài)均為隨時(shí)間連續變化且幅值未經(jīng)過(guò)量化的模擬信號；同時(shí)，該類(lèi)器件又是現場(chǎng)可編程的，即可由用戶(hù)通過(guò)改變器件的配置來(lái)獲得所需的電路功能。為支持上述可編程能力，可編程模擬器件需以可編程模擬單元(CAB)和可編程互連網(wǎng)絡(luò )(PIN)為核心，配合配置數據存儲器、輸入單元、輸出單元或輸入輸出單元等共同構成[1](見(jiàn)圖1)。

　　多數可編程模擬器件在單一的+5V電源電壓下工作，額定功耗為100mW量級。由于采取了特殊的措施，其輸入、輸出線(xiàn)性范圍通?？蛇_到接近滿(mǎn)電源電壓量程；閉環(huán)帶寬已達到數百千赫到數十兆赫；頻率失真度、共模抑制比、內部噪聲等指標也已達到中、高精度運算放大器的水平。

　　盡管模擬信號處理的精度低于數字信號處理方式，但仍能滿(mǎn)足許多重要應用對計算精度的要求，而所需的電路規模較小，成本也較低。同時(shí)利用其可編程特性，還可以實(shí)現精確的自動(dòng)調諧和自動(dòng)增益控制，顯著(zhù)提高通信系統的抗干擾能力。

相位檢測器的實(shí)現

　　TRAC(完全可重配置模擬電路)是英國FAS公司的現場(chǎng)可編程模擬器件系列產(chǎn)品的總稱(chēng)。它提供了一條從信號處理問(wèn)題出發(fā)，可解決各種常見(jiàn)的信號處理問(wèn)題。器件參考模擬計算機的運算單元并加以擴充，使器件內部的每個(gè)可編程模擬單元均具備加、減、取負、對數、反對數、積分、微分等8種運算功能，因此只需選定運算的類(lèi)型和給出必要的參數，便可以很方便地完成對有關(guān)單元的設計，根本無(wú)須考慮單元電路的內部結構等具體細節。其內部各單元之間采取自左向右固定連接的形式，所有單元的輸入輸出端均引出至器件引腳上，并且允許利用各單元均具備的“直通”和“關(guān)斷”功能或者利用外接的“短路線(xiàn)”來(lái)修改這種基本連接[1](見(jiàn)圖2)。


圖2　TRAC器件結構示意圖

　　在筆者所從事的認知無(wú)線(xiàn)電硬件平臺設計中，由于需要從強信號背景環(huán)境中識別提取出微弱的信號，因而可利用TRAC器件構成相敏檢測器，并將其作為鎖存放大器的一部分。要實(shí)現這一目標，需要電路像窄帶濾波器那樣工作，除去大部分不希望要的強信號而僅允許待測的微弱信號通過(guò)。


圖3　相位檢測器框圖

　　圖3所示為相位檢測器的基本框圖。輸入信號和參考開(kāi)關(guān)信號具有相同的頻率和相位。從所示的開(kāi)關(guān)輸出中可望得到一個(gè)全波整流信號，而且經(jīng)過(guò)低通濾波器后，便可得到和交流信號電位成比例的直流電壓輸出。在實(shí)際應用中，輸入信號可能非常小，因此還需要加入前置放大級以支持精確的檢測。因為通常需要在一定的范圍內連續改變參考信號的頻率，同時(shí)測量相應的直流輸出。同樣，若需要檢測某個(gè)單一頻率，則參考信號必須與待測輸入信號頻率相同。由于相位檢測器也對相位敏感，因此當兩個(gè)信號相位相同時(shí)會(huì )得到最大的輸出電壓。

　　相位檢測器和低通濾波器一樣需要利用兩片TRAC器件來(lái)實(shí)現。而外部元件對于放大器和濾波器都是必不可少的，所以必須對滿(mǎn)足條件的元件進(jìn)行合理取值。

可編程ADC的實(shí)現

　　認知無(wú)線(xiàn)電接收機對其前端采用的高性能模-數轉換器(ADC)及模擬器件的要求都較高，而FPGA在基帶數字信號處理方面又迫切需要動(dòng)態(tài)可重配置。為了適應以上要求，可以首先考慮使用可編程模擬器件來(lái)實(shí)現ADC，以下是兩種具體實(shí)現方法。

FIPSOC混合信號片上系統

　　SIDSA公司的FIPSOC混合信號片上系統是快速開(kāi)發(fā)模擬、數字集成應用的理想工具。FIPSOC芯片包括內嵌的增強型8051微處理器、現場(chǎng)可編程門(mén)陣列(FPGA)以及一組面向信號調理和數據采集應用的可靈活配置的模擬單元。與分離的模擬、數字FPGA方案相比，采用FIPSOC混合信號片上系統，可使產(chǎn)品設計周期縮短30~40%。

　　可編程的模擬、數字單元與8051的單片系統包括模擬單元、轉換單元、可編程數字單元、8051內核和該系列中的所有器件具有兼容的存儲器分布，其中轉換單元含有4路DAC(分辨率可配置為8至10位)，采用逐次逼近算法，可利用這些DAC實(shí)現高達800KHz采樣率的ADC(見(jiàn)圖4)。
數據轉換模塊包含4個(gè)8位的逐次比較寄存器(SAR)，它可以和內部的DAC聯(lián)合工作，以獲得模/數轉換。


圖4　數據轉換模塊的框圖

　　每一個(gè)通道有一個(gè)獨立的SAR，它接收逐次比較的結果，并驅動(dòng)對應的DAC，每一個(gè)通道的轉換可以獨立進(jìn)行。當轉換模塊編程為9或10位ADC轉換時(shí)，相應的SAR形成組：9位ADC時(shí)，SAR1和SAR2為一組，SAR3和SAR4為一組；10位ADC時(shí)，所有4個(gè)SAR形成一組。這時(shí)，成組的SAR各自工作1至2個(gè)周期，在轉換結束時(shí)，SAR將其內容寄存在輸入/輸出寄存器中，并使能中斷產(chǎn)生模塊。在連續轉換模式下，將啟動(dòng)下一次轉換。在轉換過(guò)程中，可編程邏輯模塊可以獨立發(fā)布轉換命令，這將給本次以及下一次轉換帶來(lái)錯誤。在連續轉換模式下，這將導致致命錯誤，因為錯誤是可以傳遞的，并將得到不可預料的結果。

　　其控制部分是一個(gè)標準的8051微處理器。復合后，8051核首先對可編程元胞進(jìn)行配置，配置完畢后可以當作一個(gè)通用的微處理器使用。為了更好的支持FIPSOC的動(dòng)態(tài)可重構特性，已對其指令和功能單元做了一些改進(jìn)。

CypressPSoC器件

　　Cypress半導體公司的PSoC混合信號架構將可編程的模擬與數字模塊同8位微控制器進(jìn)行了完美集成，這種獨特的功能組合使設計人員能夠針對各種應用實(shí)現無(wú)與倫比的靈活性。最新CY8C23x33器件采用8位逐次逼近ADC，能實(shí)現高達375Ksps的采樣率。此外，該解決方案還具備可實(shí)現出色可配置性的26個(gè)GPIO，能夠快速適應不斷變化的特性要求。該器件采用5x5mm的QFN封裝，能夠最大限度地縮小板極空間。

　　PSoC器件集成了通過(guò)一個(gè)片上微控制器進(jìn)行控制的可配置模擬和數字電路，提供更強大的設計修改功能，并進(jìn)一步減少元件數量。PSoC器件包括最大32Kb的閃存、2Kb的SRAM、一個(gè)帶有32位累加器的8x8乘法器、電源和睡眠監控電路，以及硬件I2C通信[2]。

　　所有的PSoC器件都是可動(dòng)態(tài)重配置的，使得設計人員能夠隨意在運行過(guò)程中改變內部資源形式，使用較少的元件完成既定任務(wù)。易用的開(kāi)發(fā)工具讓設計人員能夠選擇可配制程序庫元素來(lái)提供模擬功能(如放大器、ADC、DAC、濾波器和比較器)，以及數字功能(如定時(shí)器、計數器、PWM、SPI和UART)。PSoC系列器件的模擬性能包括軌至軌輸入、可編程增益放大器和分辨率高達14位的ADC，以及超低的噪聲、輸入漏電流和電壓偏移。

　　單個(gè)PSoC器件可集成多達100個(gè)外圍部件，在提高系統質(zhì)量的同時(shí)，節省客戶(hù)的設計時(shí)間，縮減板級空間和功耗，并使系統成本降低。

接收機設計

　　基于以上分析的結果，結合前端硬件電路，為實(shí)現一定的認知無(wú)線(xiàn)電功能，特設計接收機結構(見(jiàn)圖5)。


圖5　接收機結構

　　前端低噪聲放大器選用的是ADA4857-1，這是一個(gè)超低損耗、低功率、高速運算放大器，在SOIC結構下的3dB帶寬可以達到750MHz，其開(kāi)環(huán)增益為57dB，基本滿(mǎn)足此接收機對前端低噪聲放大器的要求。在搭建電路時(shí)尤其要注意電源旁路、寄生電容和外圍器件的選擇對充分發(fā)揮放大器性能的影響[3]。

　　DDS(直接頻率合成器)選用的是1GSPS的AD9858，其使用先進(jìn)的DDS技術(shù)和一個(gè)內置的高速、高性能D/A轉換器組成數字可編程、完全高頻率的合成器，可以產(chǎn)生一個(gè)高達400MHz的模擬輸出正弦波，完全滿(mǎn)足接收機對本振的要求。

　　混頻器、帶通濾波器、放大器和抗混疊濾波器都可以由Cypress的PSOC器件cy8c23x33來(lái)統一實(shí)現。PSOC模擬系統包括一個(gè)8位SAR ADC和4個(gè)可配置模塊，每個(gè)模擬模塊由一個(gè)運算放大器電路組成，允許模擬復信號流的建立。同時(shí)，模擬外圍部件非常容易被定制從而滿(mǎn)足特殊應用場(chǎng)合的需求。PSOC可以分別實(shí)現一個(gè)可編程帶通濾波器和一個(gè)低通濾波器以替代接收機前端需要的帶通濾波器和抗混疊濾波器，實(shí)現一個(gè)可選增益高達93dB的儀表放大器以替代中頻放大器，一個(gè)乘加累積器提供了一個(gè)快速8位乘法器以替代混頻器，以上可編程模擬器件均能基本滿(mǎn)足接收機前端性能要求。我們使用PSOC設計器進(jìn)行PSOC的工作配置，寫(xiě)入使用PSOC的應用程序并調試應用。拿放大器來(lái)舉例，首先在設計器中找到這個(gè)模塊并新建一個(gè)電路，搭好外圍電路元件，按照建立時(shí)間、轉換速率和增益帶寬等幾個(gè)參數設定好初始值，產(chǎn)生應用程序代碼，然后寫(xiě)入主程序和子系統的任何子程序，如果所有程序正確，接著(zhù)將產(chǎn)生一個(gè)HEX文件，最后由PSOC設計器中的調試器執行，它下載HEX文件到在電路模擬器(ICE)中，至此一個(gè)可編程放大器設置完畢，可以投入使用。

　　可編程ADC本來(lái)可以由Cypress PSOC來(lái)實(shí)現，但PSOC實(shí)現的ADC采樣速率最多只有375 Ksps，無(wú)法滿(mǎn)足認知無(wú)線(xiàn)電接收機前端的帶寬要求，因此可以考慮使用SIDSA公司的FIPSOC器件，同時(shí)后端基帶數字處理任務(wù)也可交由FIPSOC中的8051核和FPGA兼而實(shí)現。利用運行于WINDOW環(huán)境下的集成化開(kāi)發(fā)工具，進(jìn)行ADC的設計和編程，結合上面介紹的一部分內容，具體到ADC設計時(shí)還需要首先設置外部輸入/輸出引腳、內部輸入/輸出引腳和內部信號的初始化數值，然后再對mP控制寄存器和靜態(tài)RAM進(jìn)行配置，以達到所需要的性能要求。數字宏單元(DMC)是FPGA的可編程數字單元，它是基于查找表結構的可編程單元，具有組合邏輯和時(shí)序邏輯資源，而組合部分和時(shí)序部分之間則由布線(xiàn)資源加以連接。利用動(dòng)態(tài)重配置模式可對多個(gè)DMC單元進(jìn)行設置，可以改變硬件電路，進(jìn)而在一定程度上可對前端的可編程模擬器件進(jìn)行實(shí)時(shí)更新配置，這一技術(shù)目前正在探索研究中[4]。

　　以上只是各個(gè)模塊的分開(kāi)設計，但是設計好整個(gè)接收機系統，還需要對各個(gè)模塊之間的連線(xiàn)以及參考時(shí)鐘等許多方面給以足夠的重視。各個(gè)模塊都有屬于自己的輸入/輸出端口，為達到預定的系統性能要求，必須嚴格對照技術(shù)手冊和自己的預先布線(xiàn)安排接好各輸入/輸出端口。至于時(shí)鐘，避免采用時(shí)鐘抖動(dòng)大的門(mén)電路是電路設計中需要嚴格遵守的準則之一，在此基礎上才能最大限度地發(fā)揮器件的性能；除此，拿FIPSOC來(lái)說(shuō)，除某些條件下，8051時(shí)鐘和其送至DMC的副本時(shí)鐘的相對相位會(huì )交換外，時(shí)鐘停止不影響時(shí)鐘同步；每次不同時(shí)鐘重新配置后，必須重新同步。

結語(yǔ)

　　目前，已經(jīng)在理論上證明了以上接收機結構設計的可行性，下一步將逐步搭建出具體的硬件平臺并測試驗證。除了可編程模擬器件外，新興的可進(jìn)化硬件(Evolvable HardWare，EHW)研究領(lǐng)域以硬件在線(xiàn)自適應為目標，也將可編程模擬器件作為實(shí)現模擬電路自動(dòng)設計和在線(xiàn)自適應的重要評估手段和實(shí)現載體?？梢灶A期，隨著(zhù)模擬可編程技術(shù)的不斷進(jìn)步和器件品種的逐步豐富，可編程模擬器件將會(huì )成為實(shí)現模擬電路的首選器件和最佳選擇。

參考文獻：

1.  趙曙光、段廷瑞、趙明英等，可編程模擬器件原理，開(kāi)發(fā)與應用，西安電子科技大學(xué)出版社，2002
2. CypressSemiconductor. CY8C23x33datasheet[DB/OL]. http://download.cypress.com.edgesuite.net/design_resources/datasheets/
sontents/cy8c23433_8.pdf
3.  楊小牛、樓才義、徐建良，軟件無(wú)線(xiàn)電原理與應用，電子工業(yè)出版社，2001
4. CypressSemiconductor. TechnicalReferenceManual[EB/OL]. http://download.cypress.com.edgesuite.net/design_resources/technical_reference_manuals/
contents/psoc_r__mixed_signal_array_technical_reference_manual__trm__14[1].pdf