DDR2器件HY5PS121621BFP在嵌入式系統中的應用

　　引言

　　DDR2(Double Data Rate 2)SDRAM是由JED-EC開(kāi)發(fā)的新生代內存技術(shù)標準,與上一代DDR內存技術(shù)標準相比，雖然采用時(shí)鐘的上升／下降沿同時(shí)進(jìn)行數據傳輸的基本方式，但DDR2內存卻擁有2倍于上一代DDR內存預讀取能力(即：4 bit數據讀預取)。即就是，DDR2內存每時(shí)鐘能以4倍的外部總線(xiàn)速度讀／寫(xiě)數據,并且能以?xún)炔靠刂瓶偩€(xiàn)4倍的速度運行。

　　此外，由于DDR2標準規定所有DDR2內存均采用FBGA封裝,而不是目前DDR廣泛應用的TSOP/TSOP-II封裝,FBGA封裝可以提供良好的電氣性能與散熱性。DDR2內存采用1．8 V電壓,可使功耗和發(fā)熱量達到最低，此外，DDR2還具有OCD、ODT和Post CAS三項新技術(shù)。

　　OCD(Off-Chip Driver)：離線(xiàn)驅動(dòng)調整，DDR2通過(guò)OCD提高信號的完整性，通過(guò)調整上拉(pull-up)／下拉(pull-down)電阻使兩者電壓相等。使用OCD技術(shù)通過(guò)減少DQ-DQS的傾斜提高信號的完整性,通過(guò)控制電壓提高信號品質(zhì)。

　　ODT：內建核心的終結電阻器。使用DDRSDRAM的主板,為了防止數據線(xiàn)終端反射信號，需要大量的終結電阻。這樣就大大增加了主板的成本。但實(shí)際上，不同內存模組對終結電路的要求是不一樣的,終結電阻的大小決定了數據線(xiàn)的信號比和反射率,終結電阻小則數據線(xiàn)信號反射低，信噪比也低：終結電阻高，則數據線(xiàn)的信噪比高，信號反射也增加。因此主板上的終結電阻不能很好的匹配內存模組,甚至還會(huì )影響信號品質(zhì)。DDR2根據自身特點(diǎn)內建合適的終結電阻，這樣保證獲得最佳的信號波形。使用DDR2不但降低了主板成本，還可獲得最佳的信號品質(zhì)，這是DDR無(wú)法比擬的。

　　Post CAS：為提高DDR2內存的利用效率而設定的。在Post CAS操作中，CAS信號(讀寫(xiě)／命令)被插到RAS信號后面的一個(gè)時(shí)鐘周期，CAS命令可在附加延遲(Additive Latency)之后保持有效。原來(lái)的tRCD(RAS到CAS和延遲)被AL(Additive Latency)取代，AL可以設置為0，1，2，3，4。由于CAS信號處于RAS信號之后的一個(gè)時(shí)鐘周期，因此ACT和CAS信號永遠不會(huì )產(chǎn)生碰撞沖突?？傊?，DDR2采用諸多新技術(shù)，改善了DDR的諸多不足。雖然DDR2具有成本高、延遲慢等諸多不足，但隨著(zhù)技術(shù)的提高和完善，上述問(wèn)題終將得到解決。

　　2 HY5PS121621BFP簡(jiǎn)介

　　HY5PS121621BFP是Hyundai公司生產(chǎn)的一款512 MB DDR2器件,內部結構為32 M×16，工作電壓為1．8 V，16位數據寬度采用84引腳FBGA封裝。HY5PS121621BFP內部功能框圖如圖1所示，其引腳功能描述如表1所列。

　　3 應用實(shí)例

　　圖2所示硬件系統的核心是一片Agere公司的APP300網(wǎng)絡(luò )處理器，該網(wǎng)絡(luò )處理器內嵌ARM 926E核，主頻為133 MHz。APP300是Agere的Payload-Plus系列第四代網(wǎng)絡(luò )處理器產(chǎn)品，片內集成有Clas-sifier、Traffic manager、Control processor等功能塊，其處理能力為1．6 Gbit／s。APP320對外提供5個(gè)數據處理端口(Port0～Port4)，可根據實(shí)際需要配置多種系統接口，支持不同的應用場(chǎng)合。APP300支持3種外部存儲器接口，即200 MHz速率的DDR2SDRAM，支持內存的ECC保護功能：Program，DID，SED Parameter Memory(PP)，Reassembly Packet BufferMemory (PK)，ARM Processor Program／Data Memory(A P)。

　　實(shí)際應用中，其內存配置為：PP(64MB×16 bit)、PK(64 MB×l6 bit)、AP(64MB×16 bit)。以AP內存為例，采用一片HY5PS121621BFP即可滿(mǎn)足系統需要,詳見(jiàn)圖3所示的HY5PS121621 BFP外部接口連線(xiàn)電路圖。數據總線(xiàn)串聯(lián)33．2Ω的電阻(如圖3所示)可避免過(guò)沖／下沖現象。由于HY5PS121621BFP的數據總線(xiàn)采用ODT技術(shù)內建核心的終結電阻器，所以其數據總線(xiàn)的末端不

　　用放置并聯(lián)終端，但其地址／控制線(xiàn)沒(méi)有采用ODT技術(shù)內建核心的終結電阻器，因此，應當始終在所有地址／控制線(xiàn)的末端采用并聯(lián)終端，如圖4所示。如沒(méi)有適當的終端電壓源，則可在VCCO電源端和接地端之間串聯(lián)2只電阻器形成戴維寧等效終端電路。在這種情況下，只需要將地址／控制線(xiàn)的末端連接至包含這2只電阻器電路即可。

　　4 結束語(yǔ)

　　對于眾多嵌入式應用，特別是那些需要大容量?jì)却媲腋呖煽啃缘南到y，DDR2存儲器是一種極佳的選擇。雖然，嵌入式系統并不迫切需要提高內存速度，但目前DDR2取代SDRAM將成為主流。隨著(zhù)微處理器技術(shù)的發(fā)展,前端總線(xiàn)對內存帶寬的要求越高，擁有更穩定的運行頻率的DDR2內存將是大勢所趨。