基于FPGA的自然對數變換器的設計與實(shí)現

　　實(shí)現方法

　　· 預處理單元
　　欲利用CORD IC方法求自然對數，必須對輸入進(jìn)行初始化，經(jīng)迭代運算后才能得到對數運算值。該對數變換器的輸入為16位數，在預處理單元中將輸入分別加減一，并將位寬擴大為40位，最高位作為符號位覆值給第一次迭代的x0和y0，如圖1所示，圖中s代表符號位。擴大位寬可以提高輸出精度。

圖1初始迭代值x₀，y₀

　　· CORD IC單元
　　CORD IC單元是實(shí)現對數變換器的核心。本文利用流水線(xiàn)結構實(shí)現CORD IC算法，其結構如圖2所示。在設計中，采用由28級CORD IC運算單元組成的流水線(xiàn)結構，為擴大輸入范圍，從n=-5開(kāi)始迭代，移位序列為[7，6，5，4，3，2，1，2…28]。前6級根據(3)式進(jìn)行迭代，后22級根據(4)式進(jìn)行迭代。經(jīng)過(guò)28級流水線(xiàn)運算后，y變?yōu)?，z左移一位就是要求的對數值。每一級電路結構主要包括2個(gè)移位寄存器和3個(gè)加減法器，這些移位寄存器各自有不同的固定的移位次數，加減法選擇由該級中y的最高位(符號位)決定。θ_n為第n次迭代的旋轉角度，并作為常數直接連到了累加器上，不需要存儲空間和讀取時(shí)間。

圖2 CORDIC流水線(xiàn)結構

　　· 后處理單元
　　由CORD IC得到的z=1/2ln(t)，因此將結果左移一位，并截取高16位作為最終的輸出。其中最高位為符號位，最大輸入值65535的對數值為11.0903，對應的輸出為7FFF，其余輸出均除以對應的值即得到相應的對數值。

　　實(shí)驗結果

　　在Quartus II 5.1軟件環(huán)境下使用Verilog HDL語(yǔ)言完成了上述各算法，并在cyclone系列芯片EP1C6Q240C8上實(shí)現。圖3 為對數運算時(shí)序仿真圖。表1為對數運算結果與理論值的比較。

圖3對數運算時(shí)序仿真圖

　　由表1可看出，該對數運算器的輸出誤差為10-4數量級。由于采用流水線(xiàn)結構，能夠在執行進(jìn)程的同時(shí)輸入數據，從而極大的提高了程序的運行效率。該設計需要30個(gè)時(shí)鐘周期獲取第一個(gè)計算結果，而只需要一個(gè)時(shí)鐘周期來(lái)獲取隨后的計算結果。利用Quartus Ⅱ5.1軟件進(jìn)行時(shí)序分析，該運算器的最高頻率可達到80MHz。該運算器適用于高速大數據量的數據處理。

表1對數運算結果與理論值的比較

結語(yǔ)

　　利用對數變換可以將乘除法變換為加減法實(shí)現，有利于乘除法在硬件中的實(shí)現。由于CORD IC算法完全由移位和相加運算完成，降低了復雜性，易于硬件的實(shí)現。筆者利用CORD IC算法在FPGA上設計了一種自然對數變換器。實(shí)現過(guò)程中采用流水線(xiàn)結構，提高了系統的運行效率。實(shí)驗結果表明該對數運算器的輸出誤差為10-4數量級，最高頻率可達到80MHz。該運算器適用于高速大數據量的數據處理。

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