分布式數據采集系統中的時(shí)鐘同步

　　1.3 同步實(shí)現

　　如圖2所示,從端發(fā)出延遲統計包，主端反饋后，從端求得Delay。在每個(gè)整秒左右時(shí)刻收到同步包后，進(jìn)行時(shí)鐘修正，即從屬時(shí)鐘與主時(shí)鐘實(shí)現了精確同步[5]。

圖2 同步過(guò)程

　　2 分布式數據采集系統簡(jiǎn)介

　　分布式數據采集系統屬于局域網(wǎng)構架，單元間通過(guò)網(wǎng)絡(luò )進(jìn)行數據交互,由集線(xiàn)器和微采集系統組成，每個(gè)微采集器成為一個(gè)獨立“單元”?？梢灾С忠恢鞫鄰牡?a class="contentlabel" href="http://dyxdggzs.com/news/listbylabel/label/分布式">分布式模型：設置其中一個(gè)微采集系統作為主單元，其他的作為從單元。分布數據采集系統結構框圖如圖3所示。

圖3 分布數據采集系統結構框圖

　　各個(gè)單元的設計完全相同，均由一個(gè)系統控制板和多個(gè)功能板構成。系統控制板是采集器的核心，它控制著(zhù)單元內的各個(gè)功能卡的配置和單元內的數據傳輸，同時(shí)保持與外部通信。功能板用以實(shí)現A/D、FIFO處理等功能，用于數據采集和傳送。各個(gè)單元中的所有板卡皆采用獨立時(shí)鐘。

　　此分布式采集系統中各個(gè)單元構成一個(gè)星形網(wǎng)。系統控制板成為星形網(wǎng)絡(luò )中的節點(diǎn)，節點(diǎn)間用網(wǎng)線(xiàn)相連。系統符合協(xié)議IEEE802.3、CSMA/CD標準，可以與標準的以太網(wǎng)完美兼容。

　　3 基于FPGA的實(shí)現

　　3.1 分布式系統中各個(gè)單元的體系結構

　　由于FPGA開(kāi)發(fā)靈活，精度上能達到系統要求，開(kāi)發(fā)周期短，且成本低。系統中各個(gè)系統控制板采用FPGA技術(shù)，即采用微控制器及其對應的外設接口和相應的軟件來(lái)實(shí)現[6]。利用Nios II處理體系，將系統劃分為各個(gè)功能模塊，并考慮到系統所需的資源和生成代碼的大小。設計的系統由以下幾部分組成：Altera的Cyclone系列芯片，包括嵌入Nios II軟核、系統定時(shí)器、同步時(shí)鐘定時(shí)器、DM9000A以及Avalon總線(xiàn)等設計。

　　網(wǎng)絡(luò )接口芯片DM9000A實(shí)現以太網(wǎng)媒體介質(zhì)訪(fǎng)問(wèn)層(MAC)和物理層(PHY)的功能。系統采用無(wú)鏈接的UDP通信，且采用多個(gè)定時(shí)器，用于時(shí)鐘同步和工作周期的制定。

　　3.2 具體軟件設計流程

　　同步定時(shí)器每秒鐘產(chǎn)生一次中斷。作為同步時(shí)鐘，另一個(gè)定時(shí)器將一個(gè)同步周期劃分為幾個(gè)等時(shí)段，為工作周期。主從單元通過(guò)網(wǎng)絡(luò )互相交換數據，在每一個(gè)系統周期內將各自的數據發(fā)送到網(wǎng)絡(luò )中。為了預防發(fā)送時(shí)刻點(diǎn)的沖突，在配置信息中注明每個(gè)周期該單元的發(fā)送時(shí)刻。

　　系統有以下幾種狀態(tài):初始狀態(tài)、預同步狀態(tài)、實(shí)時(shí)工作狀態(tài)。

　?、?初始狀態(tài)：分布式系統上電后,主從單元進(jìn)入初始狀態(tài)對各項參數進(jìn)行初始化，注冊timer中斷和網(wǎng)絡(luò )中斷等。初始化后進(jìn)入預同步狀態(tài)。

　?、?預同步狀態(tài)：主要是每小時(shí)進(jìn)行一次網(wǎng)絡(luò )延時(shí)的測量，然后從端會(huì )將自己與主端的一次傳輸時(shí)延保存起來(lái)。

　?、?實(shí)時(shí)工作狀態(tài)：預同步完畢后各單元進(jìn)入實(shí)時(shí)工作狀態(tài)。一小時(shí)后又再次進(jìn)入預同步狀態(tài)。實(shí)時(shí)工作狀態(tài)將處理多個(gè)線(xiàn)程。

　?。?） 同步線(xiàn)程

　?、?主單元，將同步timer的周期置為1 s的同步約定周期，即每1s產(chǎn)生1次中斷。主單元會(huì )在每秒到來(lái)時(shí)刻（中斷），發(fā)出同步包（syns）。

　?、?從端在接收到同步包后，調整定時(shí)器時(shí)鐘為同步包內時(shí)刻與時(shí)延之和。

　?。?） 數據傳輸

　　線(xiàn)程系統在避開(kāi)同步階段的時(shí)刻進(jìn)行實(shí)時(shí)數據的傳輸，主要是根據系統對各個(gè)工作周期的劃定。

　?。?） 數據采集和處理線(xiàn)程

　　由系統中各單元的各自任務(wù)來(lái)決定，不占用網(wǎng)絡(luò )。對傳感器采集數據進(jìn)行處理，同時(shí)也處理網(wǎng)絡(luò )傳送來(lái)的數據。

　　4 同步測試

　　在系統的實(shí)時(shí)工作狀態(tài)下，驗證其同步效果。由于同步定時(shí)器產(chǎn)生的脈沖為一個(gè)系統時(shí)鐘寬度（32MHz）,不便于觀(guān)察。為了便于演示，主從端都在定時(shí)器產(chǎn)生的同步時(shí)鐘上升沿到達時(shí)將同步信號置1,主單元在發(fā)送完同步包后將同步信號置0；從單元則在收到同步包后將同步信號置0。這樣得到的信號與定時(shí)器產(chǎn)生的同步時(shí)鐘是同頻的，只是放寬了脈沖寬度。同步效果如圖4所示。

圖4 同步效果

　　圖4 (a)中，每個(gè)柵格為500 ms；圖4（b）將其放大1 000倍，每柵格為500μs。每幅圖中，上面的1通道為主單元同步信號，下面的2通道為從單元同步信號。由圖4(a)可見(jiàn)，同步時(shí)鐘周期為1 024 ms。

　　由于從單元是在收到同步包后，將信號置0，必定滯后于主單元發(fā)送同步包時(shí)刻（主端將同步信號置0時(shí)刻）,從圖4(b)中可見(jiàn)，從單元脈沖寬度比主單元寬，因此只需比對同步信號的上升沿。圖4（b）是將圖像保持時(shí)間置為無(wú)限，信號上升沿處陰影表示運行時(shí)間以來(lái)的偏移情況。測試時(shí)間為24h(小時(shí))，測量陰影的長(cháng)度Δx＝20 μs（上升沿偏移），即為同步效果最大的同步偏差可以控制在20 μs以?xún)取?/p>

　　5 結論

　　由于系統工作于局域網(wǎng)，借鑒IEEE1588協(xié)議思想，提出并實(shí)現了簡(jiǎn)易時(shí)鐘同步的設想；占用資源少，精度高，可行性高。驗證是在實(shí)時(shí)工作狀態(tài)下測試的，并將同步偏差控制在20μs，滿(mǎn)足時(shí)鐘同步的要求；同時(shí)，以FPGA技術(shù)為載體，軟件開(kāi)發(fā)平臺為Nios II，易于系統移植和功能擴展。鑒于方案的高效和高可行性，可以進(jìn)一步推廣到其他分布式局域網(wǎng)的應用系統中。

　　參考文獻

　　[1] 王娜, 慕德俊. 分布式試驗系統管理中的時(shí)鐘同步技術(shù)研究[J]. 電子技術(shù)應用,2006(12): 25-27.

　　[2] 桂本烜,馮冬芹,褚健,等. IEEE1588的高精度時(shí)間同步算法的分析與實(shí)現[J]. 工業(yè)儀表與自動(dòng)化裝置,2006(4):20-23.

　　[3] IEEE1588, Standard for a Precision Clock Synchronization Protocol forNetworkedMeasurementandControl Systems[S],IEEE15882002 Standard, November 2002.

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　　[5] Depari A, Ferrari P, Flammini A,et al. Evaluation of Timing Characteristics of Industrial Ethernet Networks Synchronized by means of IEEE 1588[C]. Instrumentation and Measurement Technology Conference,2007.

　　[6] 彭澄廉,周博,等. 挑戰SOC——基于NIOS的SOPC設計與實(shí)踐[M]. 北京: 清華大學(xué)出版社,2004: 12-15,148-152.</P>