基于FPGA的核物理實(shí)驗定標器的設計與實(shí)現

　　FPGA設計經(jīng)過(guò)4個(gè)基本階段：設計輸入、設計編譯、設計驗證和器件編程。首先，根據系統的邏輯功能生成頂層結構圖，如圖4所示。然后，分成幾個(gè)小模塊進(jìn)行下一級設計。由此由上而下分析其邏輯功能，從底層進(jìn)行設計編譯，每一級都進(jìn)行波形驗證。當最后頂層模塊的邏輯功能在波形仿真中滿(mǎn)足系統時(shí)序要求時(shí)，才可進(jìn)行器件編程。

　　由于FLEX10K在工作期間，將配置數據保存在SRAM中，而SRAM數據是易丟失的。SRAM單元必須在器件加電后裝入配置數據，且配置完成后，它的存儲器和I/O引腳必須被初化。初始化后，器件進(jìn)入用戶(hù)模式，開(kāi)始系統運行。對于FLEX10K系列器件，Altera公司提供了4種配置方案：EPC1（或EPC1441）EPPOM方式配置法、被動(dòng)串行法、被動(dòng)并行同步法、被動(dòng)并行異步法。對器件進(jìn)行配置時(shí)，我們先用被動(dòng)串行法（passive serial）。這種方式是通過(guò)下載電纜對器件進(jìn)行配置的，適合于調試階段。當整個(gè)系統設計完成后，利用EPPOM方式對器件進(jìn)行配置。這樣固化在EPROM中的數據將在系統上電時(shí)對FPGA芯片配置，其中EPROM芯片選用EPC1441。

　　3.2 FPGA單元模塊設計

　　FPGA單元主由脈沖計數模塊，定時(shí)控制模塊，地址鎖存、譯碼、總線(xiàn)驅動(dòng)、擴展模塊這3大模塊組成。其中脈沖計數模塊和定時(shí)控制模塊用來(lái)實(shí)現對輸入脈沖的計數次數的測量；地址鎖存、譯碼、總線(xiàn)驅動(dòng)和擴展這部分模塊，主要實(shí)現各數據在總線(xiàn)上的分時(shí)傳輸?？偩€(xiàn)上的數據包括脈沖計數數據和電源模塊的高壓數據，以及來(lái)自單片機的數據總線(xiàn)D0～D7的數碼顯示用數據。此模塊中的地址譯碼部分，提供鎖存單元片選信號。圖5所示為FPGA頂層電路圖。

　　在具體設計時(shí)，考慮到計數脈沖寬度為0.1～100μs，最高計數率為2MHz，即計數位數達7位，所以設計中的脈沖良數模塊就相當于1個(gè)7位的BCD加計數器；而定時(shí)控制模塊相當于1個(gè)7位的BCD減計數器。減計數器的預置初始值由定時(shí)選擇開(kāi)關(guān)控制，從而控制數的時(shí)間。CLR信號為“計數鍵”產(chǎn)生的一脈沖信號，標志計數開(kāi)始，而減計數器減到0時(shí)加計數器即停止計數。這部分設計通過(guò)調用MAX+PLUS II提供的庫函數用AHDL語(yǔ)言結合圖形輸入完成。地址譯碼、鎖存、總線(xiàn)驅動(dòng)模塊主要由D觸發(fā)器和I/O接口設計而成。由于數據傳輸中用的是雙向輸入/輸出端口，但是Altera芯片的引腳端口并不可以直接使用，需要加1個(gè)三態(tài)的邏輯門(mén)，因此，總線(xiàn)接口部分采用這2種函數原形（三態(tài)門(mén)和雙向端口）進(jìn)行組合設計。

　　3.3 FPGA功能模塊仿真時(shí)序

　　在整個(gè)FPGA設計中，各單元模塊都是經(jīng)過(guò)嚴格的設計驗證之后才繼續上一層設計的。這里主要使用MAX PLUS II的TIMER進(jìn)行波形仿真，來(lái)驗證各子模塊的功能，判斷其時(shí)序是否滿(mǎn)足要求。若時(shí)序稍有不對，甚至僅是小毛刺，也要立即更改輸入設計。這樣，設計的精度才高，系統工作才穩定。當每個(gè)模塊最終都在時(shí)序上滿(mǎn)足邏輯功能需求時(shí)，設計才能完成。圖6為FPGA在MAX PLUS II環(huán)境下綜合設計后的時(shí)序仿真波形圖。

　　4 單片機軟件設計

　　軟件部分主要是單片機AT89C51對系統進(jìn)行控制及相應的數據處理，整個(gè)控制流程如圖7所示。

　　結束語(yǔ)

　　本文給出了一種用于核物理實(shí)驗中的G-M計數裝置定標器的新設計方案。此方案在傳統的實(shí)驗原理下，對舊儀器在電路和功能上做了較大程度的改進(jìn)。在設計中采用EDA設計思想，以AT89C51單片機作為數據傳輸的控制核心，用Altera現場(chǎng)可編程邏輯器件（FLEX10K系列的FPGA）對核心計數部分電路進(jìn)行效而靈活的集成，并在此基礎上，擴展了數據的存儲功能，增加了與PC機通信的RS232串行接口，從而更加智能化。