一種短波通用信號產(chǎn)生平臺硬件結構設計

　　分系統控制接口是軟件無(wú)線(xiàn)電硬件平臺中參數獲取接口，在這里添加FPGA配置邏輯，以完成配置流程。依靠這一控制流程，只需要在軟件中對特定的I/ O端口進(jìn)行讀/寫(xiě)操作，即可實(shí)現FPGA這些配置信號的生成。圖7所示為HF標準信號產(chǎn)生器實(shí)現框圖。

　　4 DDS

　　4.1 DDS原理

　　DDS技術(shù)從相位概念出發(fā)，直接對參考正弦信號進(jìn)行抽樣，得到不同的相位，然后通過(guò)數字計算技術(shù)產(chǎn)生對應的電壓幅度，最后濾波平滑輸出所需頻率。下面以正弦函數的產(chǎn)生為例建立DDS的概念。假定一個(gè)頻率為fc的載波，其時(shí)域表達式為C(t)=Acos(2πfct+θ0)。由上式可以看出：C(t)是關(guān)于相位的一個(gè)周期函數，如果存儲整個(gè)周期內每個(gè)相位對應的幅度值，那么對于任意一個(gè)頻率的載波，在任意一個(gè)時(shí)刻，只要知道載波的相位，就可以通過(guò)查表得到C(t)的值。這就是DDS的基本原理。

　　DDS的基本組成如圖8所示。它由相位累加器、只讀存儲器(ROM)、數模轉換器(DAC)及低通濾波器(LPF)組成。fc為時(shí)鐘頻率，K為頻率控制字，N為相位累加器的字長(cháng)，m為ROM地址線(xiàn)位數，n為ROM數據線(xiàn)位數(為DAC的位數)。

　　DDS在結構上可劃分為數控振蕩器NCO(Numeric Control Oscillator)和數模轉換器DAC(Digital Analog Converter)兩個(gè)模塊。模塊NCO實(shí)現由數字頻率值輸入生成相應頻率的數字波形，其工作過(guò)程為：

　　模塊DAC將NCO產(chǎn)生的數字幅度值線(xiàn)性地轉為模擬幅度值，DDS產(chǎn)生的混疊干擾由DAC之后的低通濾波器濾除。DDS的頻率分辨率為最低輸出頻率△fmin=fc/2N，只要N足夠大，即累加器有足夠的長(cháng)度，總能得到所需的頻率分辨率。輸出頻率fO由頻率控制字K決定，即fO=K·fc/2N。根據奈奎斯特采樣定理，DDS的最高輸出頻率fOmax應小于fc/2，在實(shí)際中， fOmax一般只能等于fc的40%。DDS的頻譜中相位噪聲小，但離散寄生信號明顯。其雜散噪聲來(lái)源于相位截斷誤差、幅度量化誤差和由DAC產(chǎn)生的誤差。

　　4.2 AD9854

　　AD9854是由AD公司生產(chǎn)的單片DDS芯片，它集成了48-Bit頻率累加器、48-Bit相位累加器、正余弦波形表、12位正交數模轉換器以及調制和控制電路，能在單片上完成頻率調制、相位調制、幅度調制以及IQ正交調制等多種功能，具有廣闊的應用領(lǐng)域。文獻[2]列出了AD9854輸出信號的窄帶、寬帶雜散的例子,如圖9、10。

　　AD9854通過(guò)內部的一個(gè)長(cháng)39B的寄存器標存儲相關(guān)的各種控制字和狀態(tài)字。用戶(hù)通過(guò)I/O與該寄存器表通信。I/O緩沖區的內容必須在更新脈沖的作用下才能刷新到寄存器表中，這樣可以很好地達到同步。I/O與外部有并行和串行兩種通信方式，工作在并行通信模式時(shí)，端口的更新速率最高為100MHz。

　　AD9854的頻率控制字長(cháng)為48位，則平臺輸出信號的可編程控制頻率精度為：△f=300×106/248=1.066×10-6。AD9854的相位控制字長(cháng)14位，則平臺輸出信號的可編程控制相位精度為：Pmin=π/214=1.917×10-4。

　　各種通信調制信號的生成過(guò)程是平臺工作的另一重要內容，因篇幅所限未做論述。FPGA的發(fā)展趨勢是在內部軟嵌入或硬嵌入DSP芯核，如 QuickLogic公司的QuickDSP系列，它提供了嵌入式DSP構件并能很容易地實(shí)現DSP模塊與可編程邏輯的同步。這些產(chǎn)品的出現將會(huì )打破軟件無(wú)線(xiàn)電的技術(shù)瓶頸，進(jìn)一步推動(dòng)軟件無(wú)線(xiàn)電的發(fā)展。

　　參考文獻

1 Xilinx公司. Virtex 2.5V field programmable gate array.2000
2 AD公司. AD9854.2000
3 曹志剛，錢(qián)亞生. 現代通信原理. 北京：清華大學(xué)出版社，1998
4 http://www.xinlinx.com