短波發(fā)射機自動(dòng)功率控制異常波形采集系統設計

摘要：短波發(fā)射機自動(dòng)功率控制中，算法設計缺陷或反饋控制系統故障可能導致輸出波形失真，甚至產(chǎn)生毛刺，損壞發(fā)射機功放或降低功放輸出效率。針對短波發(fā)射機自動(dòng)功率控制波形檢測采集分析中的數據交互量大、實(shí)時(shí)性要求高等特點(diǎn)，提出了一種自動(dòng)功率控制異常時(shí)波形實(shí)時(shí)采集設計方案。實(shí)驗表明，本設計不僅靈活可靠，且能滿(mǎn)足大量數據的實(shí)時(shí)交換要求。

引言

　　音頻信號進(jìn)入發(fā)射機經(jīng)過(guò)調制后，通過(guò)信道功率控制使調制信號輸出電壓值逼近功放理想輸入值，從而提高功放效率。信道功率控制主要包括自動(dòng)增益控制(AGC)與自動(dòng)電平控制(ALC)。

　　實(shí)際工作中，調制信號經(jīng)過(guò)信道功率控制后會(huì )有各種不同的瞬態(tài)響應，可能產(chǎn)生毛刺或發(fā)生包絡(luò )失真，從而降低通信質(zhì)量，增大誤碼率，嚴重的可能損壞功放^[1]。分析射頻信號的毛刺等高頻信號的變化特性、功率上升時(shí)間、包絡(luò )長(cháng)期穩定性等參數，發(fā)現射頻信號采集分析系統可以檢測通信設備功率控制中是否存在設計缺陷或發(fā)生故障。這對于保證通信質(zhì)量和保護功放，具有重要意義。

　　由于毛刺等高頻信號的變化特性往往是瞬態(tài)的，因此，對采樣檢測系統的采樣率和處理速度提出了較高要求。此外，由于信號包絡(luò )變化慢，延續時(shí)間長(cháng)，因此，包絡(luò )失真檢測系統的存儲容量足夠大。

　　為實(shí)現整個(gè)系統功能，需要FPGA和DSP作為下位機，以完成毛刺檢測這類(lèi)“高頻”信號特征檢測，并可將發(fā)現的異常波形標記后返回上位機。另外，由PC完成大存儲量、低速的“低頻”信號特征(包絡(luò )失真等)檢測。上位機與下位機之間的數據交互量大，實(shí)時(shí)性要求高，因此，需要一種數據傳輸更為可靠、傳輸速率更快的上位機與下位機之間的通信方案。

　　本文設計了一款可實(shí)現上位機與下位機大量數據實(shí)時(shí)傳輸的通信系統。下位機由DSP與FPGA構成，完成數字信號的初步處理，其中DSP完成復雜算法及控制任務(wù)，FPGA完成實(shí)時(shí)性要求高、運算量大的毛刺識別等高速信號處理。上位機程序則利用MATLAB編程，完成實(shí)時(shí)性要求不高但數據量較大的信號處理及顯示控制任務(wù)。上位機與ARM之間通過(guò)以太網(wǎng)連接，基于UDP協(xié)議實(shí)現。ARM通過(guò)HPI接口控制DSP，實(shí)現數據采集和命令控制。

1 總體設計

1.1 系統結構

　　PC機的各類(lèi)并行總線(xiàn)通常無(wú)法直接連接機外高速并口設備，如各類(lèi)DSP的高速主機接口(HPI，Host Port Interface)。本文采用ARM作為DSP與PC之間的橋梁。PC與ARM之間采用以太網(wǎng)通信方式，ARM與DSP在同一電路板上集成，從而解決了并行高速總線(xiàn)的連接問(wèn)題，使系統設計簡(jiǎn)潔，應用方便，同時(shí)滿(mǎn)足高速數據傳輸的要求。

　　圖1顯示了系統的硬件結構框圖。從圖1中可以看出，上位機通過(guò)網(wǎng)線(xiàn)連接ARM，ARM控制DSP的主機接口，AD采樣的大量數據經(jīng)過(guò)FPGA做相應處理后返回給DSP的EMIF接口。數據采集系統中，FPGA與ARM由各自晶振提供時(shí)鐘，FPGA對晶振頻率做鎖相處理后給DSP和A/D提供時(shí)鐘。

　　系統中，ARM控制板基于TI公司的LM3S9B96芯片;FPGA采用ALTERA公司StratixⅡ系列的EP2SGX30D;DSP選用了TI公司的TMS320C6416。

1.2 工作流程

　　上位機與DSP完成一次通信的工作流程如圖2所示。從上位機發(fā)出的命令被處理成UDP報文形式后，經(jīng)過(guò)以太網(wǎng)連接器與控制器進(jìn)入ARM，再經(jīng)過(guò)UDP協(xié)議解析后被轉發(fā)送至DSP。由于A(yíng)RM直接控制HPI接口，因此，命令轉發(fā)過(guò)程即是ARM改寫(xiě)DSP的RAM空間的過(guò)程。DSP收到命令后將解析報文，執行命令。執行完命令后，DSP將要返回給上位機的數據寫(xiě)到之前定義好的RAM空間內。ARM之后將訪(fǎng)問(wèn)DSP的RAM空間，即進(jìn)行讀操作，將該數據整理成UDP報文形式，并通過(guò)網(wǎng)口轉發(fā)給上位機。DSP與ARM之間采用中斷方式通知對方新數據或命令的到來(lái)。

2 硬件設計

2.1 ARM控制板設計

　　ARM開(kāi)發(fā)板硬件設計如圖3所示。本設計中的ARM開(kāi)發(fā)板是基于TI公司的LM3S9B96芯片，其硬件模塊主要包括1個(gè)看門(mén)狗復位電路、1個(gè)網(wǎng)絡(luò )變壓器以及2個(gè)晶體振蕩器。

　　LM3S9B96的時(shí)鐘來(lái)源是主振蕩器(MOSC)或16MHz內部振蕩器(IOSC)。最終產(chǎn)生的系統時(shí)鐘用于Cortex-M3處理器內核以及大多數片內外設。本設計中，主振蕩器通過(guò)外部單端時(shí)鐘源連接到OSC0輸入引腳，以提供頻率精準的時(shí)鐘源。

　　看門(mén)狗復位電路是一個(gè)定時(shí)器電路。正常工作的MCU每隔一段時(shí)間輸出一個(gè)復位信號到看門(mén)狗復位電路輸入端，給WDT清零。若超過(guò)規定時(shí)間未發(fā)送復位信號(一般在程序陷入死循環(huán)時(shí))，WDT定時(shí)超過(guò)后，看門(mén)狗電路就會(huì )發(fā)出一個(gè)復位信號到MCU，使MCU復位，防止MCU死機^[2]。

　　LM3S9B96芯片集成了MAC和PHY功能，只需要連接集成變壓器的RJ45網(wǎng)口和必要的阻容器件，便可以實(shí)現以太網(wǎng)通信。

2.2 DSP主機接口(HPI)設計

　　上位機通過(guò)ARM可訪(fǎng)問(wèn)主機接口(HPI)。主機接口是主設備或主處理器與DSP的通信接口。在C6x系列DSP中，主機接口是一個(gè)16位或者32位寬的并行端口，可以實(shí)現并行高速數據傳輸[3]。上位機掌管該接口的控制權。通過(guò)上位機不僅可以直接訪(fǎng)問(wèn)DSP所有的存儲空間，而且可以直接訪(fǎng)問(wèn)DSP片內存儲空間映射的外圍設備。

　　系統硬件連接如圖4所示。本設計中，ARM的地址線(xiàn)AMR_A[4:1]復用為HPI接口的控制信號。HCNTL[1:0]用作接口功能選擇，用來(lái)區分外部主機當前訪(fǎng)問(wèn)的HPI寄存器種類(lèi)[4]。

　　表1描述了主機訪(fǎng)問(wèn)HPI寄存器的選擇信號HCNTL[1:0]。HR/W信號決定當前對HPI接口是讀或寫(xiě)的操作。內部HPI選通信號來(lái)源于3個(gè)輸入信號HCS、HDS1和HDS2。HCS輸入用于使能HPI、HDS1和HDS2信號控制著(zhù)HPI的數據傳輸。通過(guò)這些信號控制線(xiàn)可以順利實(shí)現HPI的讀/寫(xiě)操作。

　　上位機通過(guò)網(wǎng)口與ARM開(kāi)發(fā)板連接，信號均為差分輸入，差分輸出。

2.3 射頻信號采集

　　射頻信號采集采用ADI公司的AD9637實(shí)現。AD9637可同步將8路模擬射頻信號轉換為數字信號，轉換精度有10bit與12bit可選，轉換速率最高可達80MSPS，最大數據量為480MSPS，用戶(hù)可通過(guò)芯片的SPI控制口對AD9637進(jìn)行設置。

　　本設計中，DSP通過(guò)FPGA實(shí)現SPI接口與AD9637通信?？紤]到實(shí)際采樣信號為2M～30M的短波射頻信號，設置AD采樣時(shí)鐘為62.5MHz，并使用斬波(CHOP)模式，從而使其具有較小的低頻分量。

3 軟件設計

3.1 基于MATLAB的上位機軟件設計

　　上位機程序基于MATLAB R2012a開(kāi)發(fā)。利用MATLAB圖形用戶(hù)接口開(kāi)發(fā)環(huán)境(GUIDE)可以方便地建立GUI對象，同時(shí)建立M文件框架。用戶(hù)在該框架下編寫(xiě)GUI組件的回調函數，可以控制并決定GUI對用戶(hù)操作的響應。

　　本設計中，DSP負責實(shí)時(shí)高速采樣的分析。DSP將采樣數據發(fā)送至上位機，MATLAB負責大量非實(shí)時(shí)低速信號的分析。上位機與ARM之間的通信基于UDP協(xié)議，即用戶(hù)數據報協(xié)議。UDP協(xié)議提供面向事務(wù)的簡(jiǎn)單不可靠信息傳送服務(wù)，屬于傳輸層協(xié)議。雖然UDP不提供數據包分組、組裝，不能對數據包進(jìn)行排序，在網(wǎng)絡(luò )環(huán)境較差的情況下存在丟包問(wèn)題，但其有簡(jiǎn)單、高效的優(yōu)點(diǎn)。在本設計中，PC與ARM通過(guò)網(wǎng)線(xiàn)連接，傳輸距離不遠，網(wǎng)絡(luò )質(zhì)量較好，不必考慮丟包問(wèn)題。

　　UDP報文一般分為首部和數據區兩部分。本設計中，首部?jì)热莅ㄔ炊丝?、目的端口、報文長(cháng)度與校驗和^[5]。MATLAB軟件提供了UDP對象的創(chuàng )建函數。本設計在此基礎上設計了頂層協(xié)議，并根據協(xié)議編寫(xiě)了數據讀取程序，將讀取到的數據打印或存入工作空間，進(jìn)行包絡(luò )失真等檢測^[6]。

　　在上位機給DSP下達命令前，需要對發(fā)送端與接收端的參數進(jìn)行設置。參數設置包括本地IP地址、本地發(fā)送端與接收端端口號、遠端IP地址、遠端數據發(fā)送端和接收端的端口號?；緟翟O置完畢后，將設置接收端緩存大小。然后，打開(kāi)接收數據端UDP，在后臺等待下位機數據。

　　上位機發(fā)送命令時(shí)，預先設置發(fā)送數據端緩存大小;打開(kāi)發(fā)送數據端UDP后，發(fā)送命令;數據發(fā)送完成后，關(guān)閉發(fā)送數據端UDP。

3.2 下位機軟件設計

3.2.1 ARM控制板軟件設計

　　本設計中，ARM主要負責上位機與DSP之間的通信，以Keil uVision4作為開(kāi)發(fā)環(huán)境，C++語(yǔ)言為開(kāi)發(fā)語(yǔ)言。

　　在實(shí)現上位機與DSP通信前，ARM先進(jìn)行初始化。初始化過(guò)程包括設置系統時(shí)鐘、EPI總線(xiàn)初始化、設置本地IP、目標IP及物理地址等參數，設置回調函數響應中斷、定時(shí)器初始化以及清中斷。設計中定義的回調函數包括ARM向DSP轉發(fā)命令函數與ARM向上位機轉發(fā)數據函數。定義完回調函數后，回調函數的函數指針會(huì )注冊給調用者。當收到來(lái)自上位機或DSP的中斷后，ARM將使用函數指針調用指定的回調函數對事件進(jìn)行處理[7]。

　　初始化完成后，ARM的IP地址、HPI接口控制寄存器、地址寄存器的初始值均設置完畢，開(kāi)始等待上位機發(fā)來(lái)的命令，即等待中斷的過(guò)程。DSP返回數據給ARM前，同樣也會(huì )給ARM硬中斷，從而通知ARM對DSP進(jìn)行讀操作。當收到來(lái)自上位機或DSP的中斷后，ARM會(huì )根據特定中斷調用事先定義好的回調函數，實(shí)現命令或數據的透傳^[8]。

3.2.2 DSP主機接口控制軟件設計

　　HPI接口通過(guò)EDMA控制器與內存空間相連，因此，上位機訪(fǎng)問(wèn)DSP內存空間時(shí)不需要DSP的CPU參與。主機通過(guò)操作3種不同的HPI寄存器實(shí)現對DSP內存的訪(fǎng)問(wèn)，分別為控制寄存器(HPIC)、地址寄存器(HPIA)和數據寄存器(HPID)^[9]。

　　中斷后，ARM將執行之前定義好的回調函數，接收UDP報文并解析。上位機既可以通過(guò)網(wǎng)口給ARM發(fā)送命令，也可給DSP發(fā)送命令。ARM收到來(lái)自上位機的中斷后，會(huì )先將命令解析，分析是否是給自己的命令。若是，則將命令透傳給DSP。ARM透傳命令給DSP時(shí)，將訪(fǎng)問(wèn)DSP的RAM地址，命令內容寫(xiě)入相應寄存器，并改寫(xiě)控制寄存器，通知DSP訪(fǎng)問(wèn)該空間并執行命令。DSP執行完命令后，將數據寫(xiě)入之前定義好的RAM內，拉低HINT，通知ARM訪(fǎng)問(wèn)該空間并將數據轉發(fā)給上位機。ARM收到上位機命令后的工作流程如圖5所示。

4 實(shí)驗驗證

　　本文通過(guò)對下位機數據發(fā)送包計數與上位機數據接收包計數進(jìn)行統計對比，得出此通信方案的可靠性。經(jīng)過(guò)多次實(shí)驗對比，部分收發(fā)數據包計數統計如表2所示?？梢?jiàn)，上位機收包計數與下位機發(fā)包計數結果基本一致，說(shuō)明本通信設計方案可靠性高，且滿(mǎn)足大量數據實(shí)時(shí)交換的要求。

5 結語(yǔ)

　　本文設計并實(shí)現了一種以ARM為橋梁實(shí)現上位機與DSP通信的嵌入式系統，給出了系統設計總框圖，介紹了ARM與DSP通信接口設計、上位機程序設計以及系統開(kāi)始工作后信號在系統中的處理及流程。本文設計的通信結構高速、穩定且易于調試，可推廣應用到各種信號采集和控制系統的設計中。

參考文獻：

　　[1]趙儉,張效義,于永莉.突發(fā)通信模式下數字自動(dòng)增益控制的FPGA實(shí)現[J].艦船科學(xué)技術(shù),2006,28(03):53-55.

　　[2]孫雪飛,胡巍.例說(shuō)TI ARM Cortex-M3--基于LM3S9B96[M].北京:北京航空航天大學(xué)出版社,2013.

　　[3]汪安民,張松燦,常春藤.TMS320C6000 DSP實(shí)用技術(shù)與開(kāi)發(fā)案例[M].北京:人民郵電出版社,2008.

　　[4]熊斌,趙曙光,郭星明.一種多路視頻處理系統新方案[J].通信技術(shù),2011,44(05):116-118.

　　[5]蔡鈞,段文偉,付俊杰等.一種改進(jìn)的DCS通信接口方案及應用[J].自動(dòng)化儀表,2011,32(08):50-52.

　　[6]Chia-han Y,Gulnara Z,Yang Chen-Wei,et al.Cosimulation Environment for Event-Driven Distributed Controls of Smart Grid[J].IEEE Transactions on Industrial Informatics,2013,9(03):1423-1435.

　　[7]裴科,張剛.一種互補性多處理器系統中OS間通信接口設計[J].計算機工程與應用,2010,46(17):60-62.

　　[8]曹理發(fā).基于A(yíng)RM+DSP的視頻處理系統設計與實(shí)現[D].武漢:武漢理工大學(xué),2008.

　　[9]吳劍劍.一種基于A(yíng)RM+FPGA+DSP嵌入式實(shí)時(shí)圖像處理平臺設計與實(shí)施[D].武漢:華中科技大學(xué),2012.

本文來(lái)源于中國科技期刊《電子產(chǎn)品世界》2016年第8期第38頁(yè)，歡迎您寫(xiě)論文時(shí)引用，并注明出處。