用CPLD實(shí)現基于PC104總線(xiàn)的429接口板

　　PC104總線(xiàn)系統是一種新型的計算機測控平臺，作為嵌入式PC的一種，在軟件與硬件上與標準的臺式PC(PC/AT)體系結構完全兼容，它具有如下優(yōu)點(diǎn)：體積小、十分緊湊，并采用模塊化結構，功耗低，總線(xiàn)易于擴充，緊固堆疊方式安裝，適合于制作高密度、小體積、便攜式測試設備，因此在軍用航空設備上有著(zhù)廣泛的應用，但也正是PC104板的這種小尺寸結構、板上可用空間少給設計帶來(lái)了一定的困難，所以本設計采用了復雜可編程器件CPLD，用CPLD完成了PC104總線(xiàn)與429總線(xiàn)通訊的主要電路，大大節省了硬件資源，本文著(zhù)重介紹了CPLD部分的設計。

　　1 系統總體設計

　　CPLD是一種復雜的用戶(hù)可編程邏輯器件，由于采用連續連接結構，易于預測延時(shí)，從而使電路仿真更加準確。再加上使用方便的開(kāi)發(fā)工具，如MAX+PLUSII、Quartus等，使用CPLD器件可以極大地縮短產(chǎn)品開(kāi)發(fā)周期，給設計修改帶來(lái)很大方便。本論文描述了利用開(kāi)發(fā)工具M(jìn)AX+PLUS II實(shí)現CPLD處理ARINC429數據通信。系統設計方案如圖1所示。

　　ARINC429收發(fā)電路部分，由兩組3282和3l82芯片構成，其中每組芯片實(shí)現二路接收、一路發(fā)送，其中的控制信號均有CPLD編程產(chǎn)生：在CPLD部分，D[0...15]為16位雙向數據總線(xiàn)，實(shí)現AR1NC429收發(fā)電路與PC104總線(xiàn)接口之間的數據通信，IO16為16位芯片選擇信號；在PC104總線(xiàn)接口部分，XD[0...15]為16位雙向數據總線(xiàn)，XA[1...9]為地址總線(xiàn)，連接CPLD，進(jìn)行選片操作，XIOR和XIOW 為IO讀寫(xiě)信號，XAEN 是允許DMA控制地址總線(xiàn)、數據總線(xiàn)和讀寫(xiě)命令線(xiàn)進(jìn)行DMA傳輸以及對存儲器和I/O設備的讀寫(xiě)。

　　2 系統硬件組成

　　429的PC104總線(xiàn)接口板的硬件組成框圖如圖2所示，主要包括AR1NC429收發(fā)電路(HS3282和HS3l82芯片組)、CPLD、429板與PC 機的接口總線(xiàn)PC104總線(xiàn)、與外部的429接口IDC16插座、中斷控制開(kāi)關(guān)等，其關(guān)系如圖2所示。

　　本接口板元器件布局如圖3所示。

　　3 CPLD內部功能及實(shí)現

　　3.1 開(kāi)發(fā)流程描述

　　本系統中的CPLD使用Altera公司的MAX7000S系列可編程邏輯器件中的EPM7128SQC100-6型號，從最初的電路設計思想到MAX+PLUSII的波形仿真，再到CPLD芯片編程結束要經(jīng)過(guò)的一般開(kāi)發(fā)流程如圖4所示。

　　3.2 CPLD中的模塊設計

　　本設計中CPLD 的功能是實(shí)現ARINC429收發(fā)電路與接口板的接口總線(xiàn)PC104總線(xiàn)的數據通信。其功能模塊可以分為6部分，以下逐一介紹各模塊的功能及其實(shí)現的方法。

　　(1)產(chǎn)生AR1NC429控制器HS3282所需的TTCLK時(shí)鐘信號模塊

　　TTCLK即發(fā)射器時(shí)鐘信號，本設計中該信號有480 KHZ和1 MHZ兩種可選頻率，是由一個(gè)48 MHZ的晶振提供信號給CPLD，然后由CPLD編程產(chǎn)生480KHZ和1MHZ兩種信號以備選擇。該模塊用圖形編輯的方式實(shí)現。要產(chǎn)生3282所需要的480KHZ信號需要對輸入48MHZ信號進(jìn)行兩次10分頻，要產(chǎn)生1 MHZ信號需要對輸入信號進(jìn)行6分頻再8分頻。6分頻電路采用3個(gè)JK觸發(fā)器實(shí)現，8分頻電路采用74393實(shí)現，10分頻電路采用7490實(shí)現。

　　(2)產(chǎn)生復位信號/MR和控制發(fā)射器使能信號ENTX的信號ENT模塊

　　/MR是對3282的主復位信號，/MR將直接送到HS3282，而ENT將送到另一模塊中，用于控制發(fā)射器使能信號ENTX的產(chǎn)生，ENTX=ENT*/TXR，其中TXR為發(fā)送緩沖區空標志。該模塊也采用電路設計輸入方式。其電路主要由4個(gè)D型觸發(fā)器74LS74芯片來(lái)完成。輸入為總線(xiàn)驅動(dòng)器的前4個(gè)輸出，即D0～D3，時(shí)鐘脈沖為產(chǎn)生HS3282讀寫(xiě)信號模塊的一個(gè)輸出信號/WR3，輸出為兩個(gè)HS3282的復位信號/MR1和/MR2以及ENT1和ENT2。本模塊具體實(shí)現電路如圖5所示。