千兆高速采集系統的硬件電路設計

　　1 ADC08D1000的結構

　　ADC08D1000是NS(National Semiconductor，國家半導體)公司于2005年推出的雙通道低功耗的高速8位A／D轉換器，其最高單通道采樣頻率達l.3 GHz，全功率帶寬(FPBW)為1．7 GHz，在500 MHz標準信號輸入的情況下可以獲得7．4位的有效采樣位數。整個(gè)A／D轉換器用單電源1．9V供電，內帶高質(zhì)量參考源和高性能采樣保持電路，每個(gè)通道均為差分輸入，采樣范圍可選為650 mV或870 mV(峰一峰值)。在高速數／模轉換系統中，有兩大難點(diǎn)：一個(gè)是數／模轉換器輸出信號的完整性，另一個(gè)是輸出信號的速度太高。這兩個(gè)難點(diǎn)在A(yíng)DC08D1000上都得到了比較好的解決。

　　為了提高數字輸出信號的完整性，降低電源功耗，該A／D轉換器采用了低電壓差分傳輸(LVDS)技術(shù)來(lái)傳送高速數／模轉換器的輸出信號，接收端電壓的擺幅極小，僅有350 mV，這樣就可以用更短的翻轉時(shí)間，使傳輸信號的頻率進(jìn)一步提高。雖然電壓擺幅很小，但由于是差分信號，只要電路走線(xiàn)得當，就可以極大地抑制共模噪聲，得到比TTL／CMOS電平傳輸更好的抗干擾效果和更低的輻射噪聲。

　　為了降低輸出信號的速度，該A／D轉換器采取了增加輸出信號帶寬，降低輸出信號速度的做法。為了實(shí)現這種做法，在數／模轉換器內部有一個(gè)2路分配器(DEMUX)，將2個(gè)采樣點(diǎn)的數據分配到2個(gè)8位總線(xiàn)上，然后每2個(gè)采樣周期輸出1次16位數據。由于采用了這種辦法，數據傳輸率會(huì )降低一半，但每次接收的數據位數會(huì )增加1倍。以1 GHz的采樣率為例，模／數轉換器的輸出不再是以l GHz的速率輸出8位數據，而是以500 MHz的速度輸出16位的數據。此外，該A／D轉換器還提供了雙倍數據傳輸率(DDR)技術(shù)，可以利用時(shí)鐘的上升及下降沿將數據送至輸出端，這樣可以進(jìn)一步降低傳輸的時(shí)鐘頻率。在本系統設計中，對于與A／D轉換器接口比較高端的FPGA，其LVDS接收器能夠接收500 MHz的時(shí)鐘頻率，所以末采用DDR方式；對于一些低端的FPGA，最好采用DDR方式。

　　ADC08Dl000結構框圖如圖1所示。

　　2 硬件電路設計

　　2.1 A／D轉換器外圍電路設計

　　A／D轉換器的外圍電路設計如圖2所示。

　　在這種控制模式下使用該A／D轉換器的所有功能。兩種控制的接口電路都比較常見(jiàn)。值得一提的是，這塊A／D轉換器可以對其模擬接口的輸入阻抗進(jìn)行校正，使偏移誤差、增益誤差和線(xiàn)性誤差被降至最低。方法是在REXT腳上串聯(lián)一個(gè)3．3kΩ的電阻到地，在校正時(shí)，REXT腳對地電阻的l／33將被用作輸入阻抗，所以對這個(gè)電阻的精度要求很高．可以考慮用精度0．1％的精密電阻。(精度最好不該A／D轉換器的模擬信號輸入(包括采樣時(shí)鐘和2路采樣信號)，最好采用差分輸入而不是單端輸入，這對最后的性能影響很大。如果被采樣的信號經(jīng)過(guò)前端的濾波和放大(限幅)電路，最后進(jìn)入采集系統的是單端信號，這時(shí)可以將單端信號變成差分信號。為了將單端信號變成差分信號，設計中采用了BALUN(非平衡變壓器，型號是ETCl—1—13)，如圖3所示。其工作范圍是4．5～3 000MHz，傳輸比是1：l。電路如圖4所示，5腳是BALUN輸入，1腳是輸出正端，3腳是輸出負端，分別將差分信號接到A／D轉換器對應的差分輸入端。由于A(yíng)DC08D1000的差分輸入阻抗是100Ω，所以在BALUN的差分輸出上接了100Ω的電阻，將BALUN的輸出阻抗轉換為50Ω的差分阻抗。

　　該A／D轉換器的控制接口有兩種：一種是將相應的控制引腳接固定電平的簡(jiǎn)單控制，在這種模式下不能使用時(shí)鐘雙邊沿送數；另一種是基于SPI口的復雜控制，可以要低于l％)。

　　2.2 與FPGA數據接口電路

　　A／D轉換器的數據輸出是用的34對LVDS線(xiàn)進(jìn)行傳輸，其中有2個(gè)16位的數據通道、1個(gè)輸出數據鎖存時(shí)鐘和1個(gè)溢出標志(這個(gè)溢出標志在2個(gè)通道的任何一個(gè)采集數據超出范圍時(shí)有效。)

　　LVDS的部分電平標準在A(yíng)NSI／TIA／EIA一644中規定如表1所列。

　　在A(yíng)DC08D1000中，表中列出的3個(gè)參數都與該協(xié)議兼容，參數的解釋如圖5所示。LVDS的驅動(dòng)器和接收器都不依賴(lài)于特殊的電源電壓(如5V)，因此，LVDS很容易移至低供電電壓(如3．3V或2．5 V)。

　　對高速LVDS的電路設計和電路板走線(xiàn)來(lái)說(shuō)，有兩個(gè)方面的問(wèn)題必須引起高度重視：一個(gè)是接收端與走線(xiàn)的阻抗匹配問(wèn)題；另一個(gè)就是相同差分對走線(xiàn)必須緊密耦合，不同差分對之間的走線(xiàn)長(cháng)度要一致。

　　就第一個(gè)問(wèn)題而言，LVDS的驅動(dòng)器輸出是一個(gè)驅動(dòng)差分線(xiàn)對的電流源，而接收器具有高直流輸入阻抗，因此，需要在靠近接收器的地方有一個(gè)負載將電流轉換成電壓。在協(xié)議上規定，接收端需要有100Ω的差分負載，所以在電路上需要在差分線(xiàn)對之間接一個(gè)10OΩ的電阻。LVDS的標準電流是3．5 mA，可以在負載上產(chǎn)生350 mV的電壓，驅動(dòng)器的切換會(huì )改變流經(jīng)電阻的電流方向，這樣在接收端就可以產(chǎn)生有效的“1”和“O”電平。然而，在高速信號傳輸過(guò)程中，傳輸線(xiàn)的特性阻抗是比較大的，這就需要在上述的100Ω電阻和傳輸線(xiàn)之間進(jìn)行匹配。在協(xié)議中建議采用差分微帶線(xiàn)(microstrip)或者差分帶狀線(xiàn)(strip—line)來(lái)設計LVDS走線(xiàn)。如圖6所示，無(wú)論足微帶線(xiàn)還是帶狀線(xiàn)，都需要一個(gè)以上完整的等電勢面(通常選地平面)，所以至少需要4層以上的PCB。在本系統中，由于FPGA是484腳的FBGA封裝，所以采用了8層板，LVDS走線(xiàn)采用的是差分微帶線(xiàn)。差分微帶線(xiàn)的特性阻抗需要設計為ZDIFF=100Ω，公式為：

　　式中：ZDIFF和Z0的單位為Ω。

　　式中的w、s、h、t如圖6所示，其單位需要保持一致；εy，是電路板材料的介電常數，根據不同的電路板材料，有不同的介電常數。因為L(cháng)VDS上的數據速率只有500 Mbps(不是很高)，所以在本設計中選擇的是最常用的FR-4材料(俗稱(chēng)“玻纖板”)。玻纖板的介電常數是4．1～5．3。如果速度超過(guò)lGbps，那么最好使用更小介電常數的材料(如GETEK，介電常數為3．8～3．9)。公式中其他參數的設計需要根據制板廠(chǎng)家的工藝尺寸來(lái)確定。本設計中，w、s、h均為4 mil(目前國內已經(jīng)能達到的工藝，1000 mil="25"．4 mm)，t忽略。由于在本設計中微帶線(xiàn)只是在頂層走線(xiàn)，所以頂層和第2層的距離是h。

　　在第二個(gè)問(wèn)題，相同差分對間走線(xiàn)的耦合上，由于器件的引腳間距和過(guò)孔尺寸問(wèn)題，要實(shí)現差分走線(xiàn)的任何地方都是4 mil是很困難的，只能盡量縮短非緊耦合線(xiàn)路的長(cháng)度，具體處理方法可以參見(jiàn)圖7和圖8的走線(xiàn)方式。注意，差分對間的間距至少要大于3倍差分對的寬度，因為差分對線(xiàn)的干擾在近距離的地方還是比較強的。對于高速信號，電路板線(xiàn)上的延時(shí)是不能忽略不計的，這個(gè)延時(shí)與差分對線(xiàn)的w、s、h、εy相關(guān)，還與走線(xiàn)長(cháng)度成正比。因為在設計差分對走線(xiàn)時(shí)．對w、s、h、εγ均統一設置了，所以一般只與走線(xiàn)長(cháng)度相關(guān)。在本設計中，將差分對線(xiàn)的長(cháng)度定為4120 mil～4 180mil，走線(xiàn)長(cháng)度和容限可以根據具體電路板的布局進(jìn)行調整，但是容限最好不要超過(guò)100 mil；否則，在接收的時(shí)候可能因為數據的相位相差過(guò)大而采集不到正確的數據。

　　本系統選擇的FPGA(Stratix II，EP2S60)上，有足夠的LVDS接收腳，還有LVDS接收器和解串器，就沒(méi)有必要去選擇額外的LVDS接收器件；但是，對一些低端的FPGA來(lái)說(shuō)，LVDS接收腳不足或者沒(méi)有，這時(shí)必須選擇外部的LVDS接收器。在選擇接收器件時(shí)要注意的是，接收端的100Ω電阻是器件內部提供還是需要外接。本設計選擇的FPGA上的LVDS接收器已經(jīng)帶有這個(gè)電阻了，但是LVDS時(shí)鐘接口卜沒(méi)有提供這個(gè)電阻，所以在圖8上只有LVDS時(shí)鐘接收端可以看到電阻。

　　2.3 A／D轉換器的電源設計

　　由于A(yíng)DC08D1000是低功耗的，在雙通道1 GHz的采樣頻率下，消耗的電流不到l A，功率不到1．8 W，所以電源就比較好設計。電源方案用常見(jiàn)的DC—DC加LDO就可以了，又因為電流不大，所以L(fǎng)DO的選擇范圍比較大。芯片的模擬部分和數字部分的供電可以用電感隔開(kāi)，如圖9所示。注意，流過(guò)電感的最大電流不要超出所用電感的承受能力。

　　在電源的設計中，還有一個(gè)問(wèn)題要特別注意，那就是在LDO上電的瞬間會(huì )產(chǎn)生電壓尖峰(voltage spike)。這個(gè)尖峰的產(chǎn)生是由于上電瞬間，負載芯片只吸取很低的電流，會(huì )造成電壓瞬間出現一個(gè)高峰，對于A(yíng)DC08D1000和可用以下公式計算出來(lái)：

　　在該公式中，VINFSR是A／D轉換器的最大輸入量程，VIN(P-P)是實(shí)際的輸入被采樣波形的電平幅度，N是轉換器的分辨率，fin是輸入信號的頻率。當采用低通采樣(即輸入頻率不超過(guò)奈奎斯特率)時(shí)，1 Gsps的采樣率的最高輸入頻率不超過(guò)500 MHz，再假設是滿(mǎn)量程輸入，則總抖動(dòng)容限時(shí)間要求為：

　　這個(gè)值是外部時(shí)鐘源的抖動(dòng)和A／D轉換器器件的采樣保持電路(SHA)的孔徑抖動(dòng)(Aperture Jitter，Taj)的均方值。ADC08D1000的孔徑抖動(dòng)的典型值為0．4ps，所以外部時(shí)鐘源的抖動(dòng)容限時(shí)間要求為：

　　在設計外部振蕩器時(shí)，其性能參數要符合抖動(dòng)的要求。因為與基本頻率并存的其他頻率也發(fā)揮極其重要的作用，所以必須確?；绢l率能量不會(huì )在頻譜范圍內過(guò)寬，且有比較低的雜散信號。

　　結語(yǔ)

　　本文詳細介紹了一種基于高速轉換芯片ADC08D1000的采集系統的設計和實(shí)現，對設計中的一些關(guān)鍵性問(wèn)題給予了解決方案和詳細的分析。在超高速數據轉換系統的設計中，需要面對很多的挑戰。這類(lèi)轉換系統是真正的混合信號系統，必須小心考量所有子電路的優(yōu)缺點(diǎn)，才能確保模／數轉換器充分發(fā)揮其強勁的性能。