LD0與VLD0的設計原理及性能測試

　　O 引言

　　進(jìn)入2l世紀以來(lái)，采用電池供電的便攜式產(chǎn)品(例如手機、MP3播放器)，其主電源電壓不斷降低，而傳統的線(xiàn)性集成穩壓器(例如7800系列三端穩壓器)及開(kāi)關(guān)穩壓器無(wú)法在低電壓下正常工作。為解決了上述技術(shù)難題，近年來(lái)低壓差穩壓器(LD0，Low Dropout Regulator)、準低壓差穩壓器(QLDO，Quasi Low Dropout Regulator)和超低壓差穩壓器(VLD0，Very Low Dropout Regulator)競相問(wèn)世，并在低壓供電領(lǐng)域獲得推廣應用。

　　1 LD0、QLDO的設計原理

　　下面首先介紹普通串聯(lián)調整式線(xiàn)性集成穩壓器的基本原理，然后分別闡述低壓差穩壓器、準低壓差集成穩壓器的基本原理，從中比較它們的顯著(zhù)特點(diǎn)。

　　1.1 普通線(xiàn)性集成穩壓器的設計原理

　　普通線(xiàn)性集成穩壓器亦稱(chēng)NPN型穩壓器，其原理如圖1所示。典型產(chǎn)品有7800系列三端固定式線(xiàn)性集成穩壓器和LM317系列三端可調式線(xiàn)性集成穩壓器。它們都屬丁NPN型穩壓器，即串聯(lián)調整管是由NPN型晶體管VT2、VT3構成的達林頓管。VT1為驅動(dòng)管，它采用PNP型晶體管。U1為輸入電壓，U0為輸出電壓。R1和R2為取樣電阻，取樣電壓U0加到誤差放大器的同相輸入端，UQ與加在反相輸入端的基準電壓UREF相比較，二者的差值經(jīng)誤差放大器放大后產(chǎn)生誤差電壓Ur，用來(lái)調節串聯(lián)調整管的壓降，使輸出電壓達到穩定。舉例說(shuō)明，當輸出電壓U0降低時(shí)，UQ和Ur均降低，因驅動(dòng)電流增大，故調整管的壓降減小，使輸出電壓升高，最終使U0維持穩定。由于反饋環(huán)路總是試圖使誤差放大器兩個(gè)輸入端的電位相等，即UQ=UREF，因此

　　普通集成穩壓器的主要缺點(diǎn)是輸入-輸出壓差高。為了維持穩壓器的正常工作，要求最低輸入-輸出壓差(U1-U0)不得低于2 V，一般取4 V以上為宜。這是造成調整管功耗大的主要原因。由圖l可見(jiàn)，輸入-輸出壓差的計算公式為

　　式中：UBE為VT2、VT3的發(fā)射結電壓(這里假定二者相等)，岡此總發(fā)射結電壓為2UBE；

　　UCES為PNP型晶體管BTl的集電極-發(fā)射極飽和壓降。

　　1.2 LD0的設計原理

　　LD0的設計原理如圖2所示。LDO與普通線(xiàn)性集成穩壓器的主要區別是采用PNP型功率管作調整管，并且不需要驅動(dòng)管。其輸入-輸出壓差的計算公式為

　　由于公式中不含2UBE這一項，因此可大大降低輸入-輸出壓差。滿(mǎn)載時(shí)輸入-輸出壓差的典型值小于500mV，輕載時(shí)僅為10~50mV。這是其顯著(zhù)特點(diǎn)。

　　但低壓差線(xiàn)性穩壓器有其不足之處，即所需的基極驅動(dòng)電流及靜態(tài)工作電流Id較大。滿(mǎn)載時(shí)若PNP管的β值為15～20倍，則LDO的Id≈(5％～7％)Io。由它產(chǎn)生的功耗會(huì )限制穩壓器效率的進(jìn)一步提高，這在電池供電的低功耗系統中是不容忽視的問(wèn)題。

　　1.3 QLDO的設計原理

　　準低壓差集成穩壓器(QLDO)是因輸入-輸出壓差介于NPN穩壓器和LDO穩壓器二者之間而得名的。其設計原理如圖3所示。QLDO的內部調整管VT2也采用NPN型功率管，但增加了一級PNP型驅動(dòng)管VT1，因此它兼有普通集成穩壓器驅動(dòng)電流小、低壓差集成穩壓器輸入-輸出壓差低的優(yōu)點(diǎn)。其輸入-輸出壓差的計算公式為

　　式中包含UBE這一項，意味著(zhù)QLDO的輸入-輸出壓差介于NPN穩壓器和LDO之間。QLDO具有較好的性能指標：例如LMl085能輸出3A的電流，而靜態(tài)工作電流僅為10mA。QLDO也需要接輸出電容，但其容量可比LDO用得小，對電容的等效串聯(lián)電阻(ESR)要求較低。

　　2 VLDO的設計原理

　　VLDO的設計原理如圖4所示，典型產(chǎn)品為Analogic TECH公司的AAT3200。VLD0的最大特點(diǎn)是采用P溝道功率場(chǎng)效應管MOSFET來(lái)代替PNP型功率管作為調整管，MOSFET本身還帶保護二極管(VD)。P溝道MOSFET屬于電壓控制型器件，其柵極驅動(dòng)電流板小，而通態(tài)電阻非常低，通態(tài)壓降遠低于雙極性晶體管的飽和壓降，這不僅能大大降低輸入-輸出壓差，還能在微封裝下輸出更大的電流。圖4中還給出了內部過(guò)電流及過(guò)熱保護電路，RS為電流檢測電阻。

　　一種改進(jìn)型VLDO的設計原理如圖5所示。其主要特點(diǎn)是增加了輸出狀態(tài)自檢(POK)、延遲供電、電源關(guān)斷等功能。POK(Power OK)是表示“電源正常”的信號。一旦輸出電壓降低到使采樣電壓低于9l％UREF時(shí)，比較器就輸出高電平，經(jīng)過(guò)l ms的延遲時(shí)間強迫POK MOSFET導通，從POK端輸出低電平(表示電源電壓過(guò)低)，送至微處理器。當輸出電壓恢復正F常叫，比較器輸出低電平，令POK MOSFET截止，POK端輸出為高電平，以此表示電源正常。POK MOSFET采用開(kāi)漏極輸出結構，外部需經(jīng)過(guò)lO kΩ～l MΩ的上拉電阻接U0端。不用POK端時(shí)可接地或懸空。EN為使能控制端，當EN端接低電半時(shí)將電源關(guān)斷。LDO進(jìn)入休眠狀態(tài)，此時(shí)POK端呈高阻態(tài)。利用延遲電路能避免因干擾而造成的誤動(dòng)作。

　　3 幾種線(xiàn)性穩壓器的性能比較

　　幾種線(xiàn)性穩壓器的性能比較見(jiàn)表l。

　　4 LDO的性能測試

　　為了說(shuō)明低壓差穩壓器的優(yōu)良特性，現將LM2930與普通三端穩壓器7805作一對比性試驗，二者的標稱(chēng)穩壓值均為5v。穩壓器的輸入電壓取自HT-1714C型多路直流穩壓電源。穩壓器的輸出端接上假負載R1，使輸出電流I0=100mA。輸出電壓U0用DT860型數字萬(wàn)用表測量。測量數據以及汁算出的壓差值(U1-U0)、穩壓電源的效率(η)一并列入表2及表3中。由表2及表3可見(jiàn)，當U1>5.20V時(shí)，LM2930即可正常穩壓，穩壓值U0=5.16v；當u1=5.20V時(shí)的壓差僅為0.04 V，U1=5.50V時(shí)為0.34V，均低于O 6V。7805則不然，其壓差必須大于2V(實(shí)際使用時(shí)應在4V以上)，才能正常穩壓，穩壓值U0=4.98V。

　　5 結語(yǔ)

　　不難看出，選擇低壓差穩壓器能顯著(zhù)提高線(xiàn)性集成穩壓電源的效率。