利用FPGA協(xié)處理提升無(wú)線(xiàn)子系統的性能

　　您可以顯著(zhù)提高無(wú)線(xiàn)系統中信號處理功能的性能。怎樣提高呢？有效方法是利用FPGA結構的靈活性和目前受益于并行處理的FPGA架構中的嵌入式DSP模塊。

　　常見(jiàn)于無(wú)線(xiàn)應用中這類(lèi)處理包括有限沖激響應(FIR)濾波、快速傅里葉變換(FFT)、數字上下變頻和前向誤差校正(FEC)。Xilinx? Virtex-4和Virtex-5架構提供多達512個(gè)并行嵌入式DSP乘法器，這些乘法器的工作頻率高于500MHz，最高可提供256 GMAC的DSP性能。

　　將需要高速并行處理的工作卸載給FPGA，而將需要高速串行處理的工作留給處理器，這樣即可在降低系統要求的同時(shí)優(yōu)化整體系統的性?xún)r(jià)比。

　　子系統劃分選擇方案

　　FPGA可與DSP處理器一起使用，作為獨立的預處理器(有時(shí)是后處理器)器件，或者作為協(xié)處理器。在預處理架構中，FPGA直接位于數據通路中負責信號預處理，預處理后的信號可以高效又經(jīng)濟地移交給DSP處理器進(jìn)行速率較低的后續處理。

　　在協(xié)處理架構中，FPGA與DSP并列而置，后者將特定算法函數卸載給FPGA，以便實(shí)現比單獨采用DSP處理器能達到的速度更高的處理速度。FPGA的處理結果傳回DSP，或者送至其他器件進(jìn)一步進(jìn)行處理、傳輸或存儲(圖1)。

圖1：FPGA 用作預處理器和協(xié)處理器的解決方案。

　　選擇預處理、后處理還是協(xié)處理，常常取決于在處理器和FPGA之間移動(dòng)數據所需的時(shí)序余量及其對整體延遲的影響。雖然協(xié)處理解決方案是設計人員最?？紤]的拓撲結構(主要是因為DSP可以更直接地控制數據移交過(guò)程)，但這并不一定總是最佳的總體策略。

　　例如，最新的3G LTE規范將傳輸時(shí)間間隔(TTI)從HSDPA的2ms和WCDMA的10ms縮短到了1ms。這實(shí)質(zhì)上是要求從接收器一直到MAC層輸出之間的數據處理時(shí)間短于1,000?sec。

　　如圖2所示，在運行速度為3.125Gbps的DSP上使用SRIO端口(使用8b/10b編碼，Turbo解碼功能需要200比特的額外開(kāi)銷(xiāo))會(huì )造成230?sec的DSP到FPGA傳輸延遲(也就是說(shuō)TTI時(shí)段中有將近四分之一僅用來(lái)傳輸數據)。加之其他可預見(jiàn)的延遲，為滿(mǎn)足這些系統時(shí)序，當用戶(hù)為50個(gè)時(shí)，所需的Turbo編解碼器性能就是高達75.8Mbps。

圖2：協(xié)處理數據傳輸延遲問(wèn)題的 LTE 示例。

　　使用FPGA將Turbo編解碼器作為基本上獨立的后處理器來(lái)處理，不僅可消除DSP延遲，還能節省時(shí)間，因為不需要以高帶寬在DSP和FPGA之間傳輸數據。這樣做可將Turbo解碼器的吞吐量降至47Mbps，因而可選用更多比較經(jīng)濟的器件，并且可以減少系統功耗。

　　另一項考慮是在XilinxFPGA上是否使用軟嵌入式或硬嵌入式處理器IP來(lái)卸載某些系統處理任務(wù)，進(jìn)而可能進(jìn)一步減少成本、功耗和占用空間。有了如此大量的信號處理資源，就可以在DSP處理器、FPGA可配置邏輯塊(CLB)、嵌入式FPGA DSP模塊和FPGA嵌入式處理器之間更好地分配各種復雜功能(如基帶處理中的復雜功能)。Xilinx提供了兩種類(lèi)型的嵌入式處理器：MicroBlaze軟核處理器(常用于系統控制)和性能更高的PowerPC硬核嵌入式處理器(用于更復雜的任務(wù))。

　　FPGA嵌入式處理器提供的有利條件允許將所有非關(guān)鍵性操作都合并到在嵌入式處理器上運行的軟件中，從而盡量減少整體系統所需的硬件資源總量。

　　軟件和IP的重要性

　　關(guān)鍵問(wèn)題是如何將這種潛在能力全部釋放出來(lái)。必須考慮需要用哪些軟件對問(wèn)題的復雜性進(jìn)行抽象以及可以使用哪些IP，應該考慮利用FPGA為關(guān)鍵部分提供最佳解決方案。

　　Xilinx致力于開(kāi)發(fā)行業(yè)領(lǐng)先的工具和體系，能夠在比HDL工具(如MATLAB模型和C代碼)所能提供的更高的抽象層上實(shí)現高效的FPGA解決方案。利用Xilinx專(zhuān)門(mén)用于DSP的系統生成開(kāi)發(fā)工具和AccelDSP綜合工具，可以盡可能無(wú)縫實(shí)現從算法到硅片的鏈接。

　　目前有一個(gè)日益重要的工具提供商團隊，其產(chǎn)品通過(guò)C/C++到邏輯門(mén)的設計流程把開(kāi)發(fā)提升到電子系統級(ESL)。ESL設計工具的目的是提供一種完備的系統級方法，以便生成和集成硬件加速功能以及控制這些功能的處理器的控制代碼。

　　沒(méi)有哪一種高級語(yǔ)言或軟件工具能適合當今復雜系統中所見(jiàn)的所有不同單元。語(yǔ)言和設計流程的選擇取決于客戶(hù)，有時(shí)取決于具體的工程師。因此，Xilinx開(kāi)發(fā)了一套齊全的集成功能，以滿(mǎn)足客戶(hù)需求并提供最佳設計環(huán)境(見(jiàn)圖3)。

圖3：系統級到 FPGA 設計流程。

　　本文小結

　　另外，Xilinx正在斥巨資提供一套功能廣泛的高價(jià)值IP、電路板和參考設計，以涵蓋射頻卡和基帶應用中的許多關(guān)鍵部分，其中包括FFT/iFFT、調制、數字上下變頻和波峰系數的降低電路等。

　　這一重點(diǎn)舉措的一個(gè)例子是開(kāi)發(fā)針對特定無(wú)線(xiàn)標準和FPGA架構優(yōu)化的行業(yè)領(lǐng)先的高性能FEC功能，如Turbo編碼器和解碼器。正如我們在分析3GLTE延遲和Turbo解碼器流量要求時(shí)所示，FEC功能的硬件加速及其對系統架構的作用在現代無(wú)線(xiàn)設備設計中是日漸緊要的當務(wù)之需。

　　雖然一些專(zhuān)家級DSP處理器陸續以嵌入式模塊的形式集成這類(lèi)功能，但是，從制訂出符合新無(wú)線(xiàn)標準的FEC功能參數到形成嵌入式加速模塊出現在硅片中，通常需要好幾個(gè)月。一旦實(shí)現了嵌入，也還會(huì )有遺留的難題，偶爾還會(huì )有嵌入式模塊中的功能并非都能按要求工作的局面出現。同時(shí)，標準演化迅速，現標準中不時(shí)納入一些固定嵌入式模塊不能支持的新要求。

　　鑒于這些情況，設計人員需要靈活性。他們希望有能力迅捷地開(kāi)發(fā)和部署FEC之類(lèi)復雜基帶功能，然后根據現場(chǎng)試驗的反饋和標準化工作的進(jìn)展去修改這些功能?；蛟S他們希望加入自己的專(zhuān)有IP，以便在市場(chǎng)上顯示其解決方案別具一格。正因為是在這種情況下，設計人員不應只考慮某提供商眼下提供的解決方案組合，還應了解這些解決方案是否容易修改以及該提供商能夠提供哪種水平的支持和工具。