基于FPGA的數字視頻轉換接口的設計與實(shí)現

　　引言

　　本文從實(shí)際應用的角度出發(fā)，采用FPGA作為主控芯片，設計了一款數字視頻接口轉換設備，該設備針對于MT9M111這款數字圖像傳感器產(chǎn)生的ITU-R BT.656格式數據進(jìn)行采集、色彩空間變換、分辨率轉換等操作，完成了從ITU-R BT.656格式數據到DVI格式數據的轉換，使得MT9M111數字圖像傳感器的BT656數據格式圖像能夠以1280×960(60Hz)和1280×1024(60Hz)兩種顯示格式在DVI-I接口的顯示器上顯示，并且還具有圖像靜止功能，在系統空閑時(shí)的待機狀態(tài)實(shí)現了整機的低功耗，適用于使用移動(dòng)設備的工業(yè)現場(chǎng)。

　　整體方案設計

　　現實(shí)景物的采集與顯示過(guò)程如圖1所示。圖像傳感器MT9M111采集到現實(shí)景物后，將生成的ITU-R BT.656數據流由ITU數據輸出端口發(fā)送給視頻轉換接口。視頻轉換接口將ITU數據輸入端口送來(lái)的ITU-R BT.656數據流轉換成TMDS數據流發(fā)送，通過(guò)DVI-I端口發(fā)送給顯示終端顯示。本設計方案中，MT9M111輸出圖像的分辨率為1280×960。

　　圖1 系統采集與顯示過(guò)程

　　在現實(shí)景物的采集與顯示過(guò)程中，視頻轉換接口功能的實(shí)現通過(guò)以下步驟來(lái)完成：

　　1) 對收到的ITU-R BT.ITU656數據流解交織;

　　2) 對解交織后的數據流進(jìn)行色彩空間轉換;

　　3) 將轉換后的每個(gè)像素的RGB值寫(xiě)入存儲器中;

　　4) 從存儲器中讀出像素的RGB值，并將其轉換成TMDS碼元序列;

　　5) 從存儲器中讀出像素的RGB值，并將其轉換成VGA模擬信號值。

　　硬件構架設計

　　系統的硬件構架框圖如圖2所示。圖像傳感器輸出的ITU信號(包括YCbCr數據流、行場(chǎng)同步信號和像素時(shí)鐘)經(jīng)ITU輸入接口送入FPGA主控芯片。FPGA主控芯片對ITU信號進(jìn)行解交織和色彩空間轉換，再將轉換后的每個(gè)像素的RGB值寫(xiě)入SDRAM存儲器。再由FPGA主控芯片按照輸出分辨率的要求從SDRAM存儲器中讀出像素的RGB值，并按照VGA的時(shí)序標準，將像素的RGB值發(fā)送給TMDS發(fā)送芯片和D/A芯片，由TMDS發(fā)送芯片提供視頻數據的數字通道，由D/A芯片提供視頻數據的模擬通道，共同匯集到DVI-I輸出接口，傳送到數字顯示器或模擬顯示器上顯示。

　　圖2 硬件構架框圖

　　輸出圖像的分辨率要求FPGA與TMDS發(fā)送芯片之間傳送數據的帶寬在100M(像素/秒)以上，因此要求FPGA的速度足夠快。同時(shí)由于FPGA與外圍器件之間的互聯(lián)比較多，因此要求FPGA的引腳數足夠多。同時(shí)由于晶振提供的時(shí)鐘頻率為50MHz，滿(mǎn)足不了100M以上的傳輸速度，因此需要FPGA內部帶有鎖相環(huán)。另外，為了實(shí)現系統脫機工作，要求FPGA支持配置芯片。最后，考慮到系統占用的面積和以后版本的升級，要求FPGA的內部資源盡量豐富。為此，系統最終選用了Altera公司Cyclone系列FPGA。

　　考慮到視頻數據的存儲和顯示是同時(shí)進(jìn)行的，而SDRAM存儲器是單端口器件，數據的寫(xiě)入和讀出不能同時(shí)進(jìn)行，故需要兩塊SDRAM同時(shí)進(jìn)行乒乓操作來(lái)完成數據的連續讀寫(xiě)。最終選用了MICron公司的型號為MT48LC2M32B2TG-6的SDRAM存儲器;TMDS發(fā)送芯片選用的是Silicon Image公司的SiI164CT64型號。由于輸出圖像的分辨率要求FPGA與TMDS發(fā)送芯片之間傳送數據的帶寬在100M以上，這一數據流同時(shí)又要送入D/A芯片完成數模轉換，因此要求D/A芯片的轉換速率在100MHz以上。同時(shí)由于R、G、B的數據寬度都為8位，因此需要選用專(zhuān)用的圖像D/A芯片，它需要具有R、G、B三路數據通道，每路的寬度至少為8位。根據以上要求，系統最終選定CSEMIC公司的CSV7123型號的圖像D/A芯片。

　　FPGA功能設計

　　FPGA作為系統的主控芯片，是軟件設計的核心。根據整體方案的設計思路，FPGA主控芯片的工作過(guò)程為：首先接收由圖像傳感器送來(lái)的ITU-R BT.656格式的視頻數據流，經(jīng)過(guò)解交織操作，將像素數據流中交織在一起的串行YCbCr值解成獨立的并行YCbCr值。然后對解交織的YCbCr值進(jìn)行色彩空間轉換，轉換成對應的RGB值。接著(zhù)將此RGB值存入一塊SDRAM存儲器。與此同時(shí)，從另一塊SDRAM存儲器中讀出像素的RGB值，并發(fā)送給TMDS發(fā)送芯片和D/A芯片，經(jīng)過(guò)數字通道和模擬通道后，傳送到DVI顯示器或VGA顯示器上顯示。根據FPGA主控芯片的工作過(guò)程，設計的軟件功能框圖如圖3所示。

　　圖3 軟件功能框圖

　　圖3中FPGA內部的工作時(shí)鐘有兩個(gè)，以圖中的虛線(xiàn)為界，虛線(xiàn)左側部分使用的時(shí)鐘為圖像傳感器的54MHz像素時(shí)鐘;虛線(xiàn)右側使用的時(shí)鐘是經(jīng)過(guò)鎖相環(huán)將晶振的50MHz時(shí)鐘倍頻成108MHz以后的時(shí)鐘，其中108MHz的時(shí)鐘是由輸出圖像的分辨率所決定的。兩個(gè)時(shí)鐘域通過(guò)異步FIFO相連。整個(gè)系統共分成6個(gè)模塊：解交織模塊、YCbCr轉RGB模塊、異步FIFO模塊、乒乓操作模塊、SDRAM控制器模塊和VGA發(fā)送模塊。此外，系統還可實(shí)現圖像靜止、系統待機、模式選擇等功能。

　　圖像顯示效果

　　圖4是輸出圖像分辨率為1280×960模式下的顯示效果，圖中顯示器檢測到的視頻圖像分辨率為1280×960

　　圖4 1280×960模式下的顯示效果