電源管理帶來(lái)挑戰

隨著(zhù)蜂窩電話(huà)變得越來(lái)越先進(jìn)，系統工作時(shí)的功耗以及待機時(shí)的功耗也隨之增加。因此，便攜式無(wú)線(xiàn)設備的電源管理設計在 I/O 接口、能量管理以及電池使用壽命方面都面臨著(zhù)新的挑戰。

數字設計人員在業(yè)界率先實(shí)施了采用超深亞微米（0.13μm、0.09μm及0.065μm）的微處理器，他們發(fā)現，采用更薄的氧化物以及更短的通道長(cháng)度能夠產(chǎn)生速度更快的晶體管。模擬基帶 (ABB) 與射頻 (RF) 設計人員也緊隨其后，努力尋求一種集成方法，以便為其最終客戶(hù)提供單芯片無(wú)線(xiàn)解決方案。

但是，電壓的縮放比例無(wú)法與晶體管的縮放比例保持一致，這就導致了系統解決方案的漏電問(wèn)題很?chē)乐?，而漏電必然?huì )縮短電池使用壽命。幸運的是，我們可用某些電源管理技術(shù)來(lái)降低單芯片解決方案的功耗。

可確定的電源損耗形式有三種：工作電流消耗，待機電流消耗（有時(shí)也指休眠模式），關(guān)閉模式下的漏電消耗。在工作模式中，功耗是靜態(tài)偏置電流功耗與平均開(kāi)關(guān)或時(shí)鐘（動(dòng)態(tài)）功耗的總和。待機是一種低功耗狀態(tài)，因為時(shí)鐘已經(jīng)被選通　(gated) 或關(guān)閉，幾乎所有的動(dòng)態(tài)功耗都為零，在這種模式下，靜態(tài)電流的大小決定了電池的壽命。最后，關(guān)閉模式的功耗是亞閾值 (sub-threshold) 漏電的函數。亞閾值漏電是指當芯片關(guān)閉但輸入電壓仍存在時(shí)，芯片中晶體管具有的電流。

如果超深亞微米 (UDSM) CMOS 工藝能夠處理更高的電池電壓（4.3V ～ 5.4V），則關(guān)閉模式下的損耗可忽略不計，因為有效通道長(cháng)度將更長(cháng)，并且柵極氧化層將更厚。同樣，工作時(shí)的電源消耗也會(huì )更少，因為這種工藝速率慢、可識別頻率，并且動(dòng)態(tài)功耗是電容、頻率以及輸入電源的函數。

因此，必須解決電源管理電路的直流電池通電 (DBH) 問(wèn)題。有兩種最常用的電路在做適當修改后可以實(shí)現這一點(diǎn)，它們是低壓降穩壓器 (LDO) 和 DC-DC 降壓開(kāi)關(guān)調節器。

LDO穩壓器

在典型的 LDO 設計中，大多數晶體管都會(huì )或多或少暴露在輸入電壓之下，無(wú)論是漏－源電壓 (VDS)、柵－源電壓 (VGS)、柵－漏電壓 (VGD)、柵－體電壓 (VGB) 或上述其他組合電壓。因此，對于一個(gè)簡(jiǎn)單設計而言，器件的額定電壓必須至少等于電池電壓。例如，在 1.5V CMOS 中，最大電壓應該為 1.8V。

最近，工藝的發(fā)展已經(jīng)允許在常規內核晶體管上包含一個(gè)漏極擴展而不會(huì )增加成本。這允許典型NMOS 或PMOS內核晶體管的 VDS 和 VGD 相應擴展至更高的電壓，但它不會(huì )提高 VGS 值。因此，在傳統設計中，如果要嘗試電池連接，就要關(guān)注器件尺寸，并擴展使用電流鉗。我們無(wú)法通過(guò)這種設計獲得從未來(lái) UDSM 工藝節點(diǎn)得到的全部超薄封裝優(yōu)勢，因為漏極擴展晶體管的幾何尺寸無(wú)法像內核晶體管一樣縮小那么多。

一種解決方案是自調整環(huán)繞在一對PMOS級聯(lián)電流鏡周?chē)碾娐?。假設有負反饋來(lái)調節或鉗制供電電路輸入端的電壓，那么采用這種技術(shù)，大多數內核電路可以忍受電池電壓。對于 PMOS LDO，這種技術(shù)將使用 LDO 內反饋來(lái)調節處于內核電壓下的 LDO 誤差放大器。

與電池連接的主要 DC／DC 轉換器模塊是輸出驅動(dòng)器和電平轉換器--前置驅動(dòng)器。開(kāi)關(guān)調節器的輸出驅動(dòng)器能使用一個(gè)級聯(lián)漏極擴展PMOS (DEPMOS) 器件以及一個(gè)高壓柵 (HVG，－1.8 V) PMOS器件來(lái)實(shí)現高壓側開(kāi)關(guān)。低壓側開(kāi)關(guān)或同步整流器可以使用一個(gè)級聯(lián)漏極擴展 NMOS (DENMOS) 器件和一個(gè)內核（1.3V～1.5V）NMOS器件。

采用這一級聯(lián)結構的優(yōu)勢在于，可實(shí)現高壓工作，具有更好的漏電性能和更小的柵－漏電容，如果使用單個(gè) DEPMOS 器件，還必須對其進(jìn)行開(kāi)關(guān)操作。由于電池連接到一個(gè) HVG PMOS 器件（它的最大 VGS 比 VBAT 小得多）上，所以?xún)蓚€(gè)器件的 VGS 都需要保護方案。設計者還需要一個(gè)電路來(lái)產(chǎn)生恒定電壓PBias，其值參考電池電壓。

可對 PBIAS 電壓進(jìn)行設置，這樣，VBAT-PBIAS 便小于晶體管的最大 VGS 值。級聯(lián) DEPMOS采用PBias作為偏置電壓，當驅動(dòng)HVG PMOS器件時(shí)，電平轉換器／前置驅動(dòng)器的電壓介于VBAT與VBAT-PBias之間。電平轉換器／前置驅動(dòng)器可以被設計成與輸出場(chǎng)效應晶體管 (FET) 相同的級聯(lián)方式。

低壓降穩壓器

在高性能的超深亞微米CMOS中集成一個(gè)外部的系統預調節器，然后把它分成幾個(gè)更小的內部調節器，這能使這種集成所耗費的面積最小。在單位面積上獲得更高的晶體管驅動(dòng)電流可以減小導通 FET的尺寸。此外，一些更嚴格的模擬和射頻規范約束只適用于一個(gè)或兩個(gè)LDO。

例如，一個(gè) 100 mA 的 LDO 可以被分成一個(gè) 50 mA 的數字 LDO、一個(gè) 10 mA的 RF LDO 以及一個(gè) 40 mA 的模擬LDO。對于數字 LDO，電源抑制和精度并不重要，因此功率 FET可以減小至線(xiàn)性區域的工作邊緣。帶 40 mA 負載電流的模擬 LDO 變得更容易補償。在設計的時(shí)候，可以讓它具有高電源抑制，并讓它的輸出導通 FET工作在線(xiàn)性區域的邊緣。

當使用幾個(gè)LDO時(shí)，待機模式下的靜態(tài)電流將增大。例如，在待機狀態(tài)下，禁用模擬與 RF LDO 可以減少相當一部分的靜態(tài)電流。剩下的數字 LDO 在外部解決方案中僅消耗 50mA～250mA。

一種解決方案是使用自適應偏置 LDO 設計。該設計的原理是正反饋一部分輸出負載電流到 LDO 誤差放大器的差分對的尾電流中，因此僅當負載電流增加時(shí)總的靜態(tài)電流才會(huì )增加。這種架構能實(shí)現小于 10mA 的待機電流，同時(shí)仍能提供50mA 的輸出電流，并保持良好的瞬態(tài)負載調整率。

DC-DC 降壓轉換器用于更高電流（大于 200mA）的應用中，在這種情況，LDO的無(wú)效功率成為總功率的重要部分。在滿(mǎn)負荷時(shí)，降壓轉換器的有效功率能達到95%，這使它極具吸引力，但必須以更大的面積和更多的外部元件作為代價(jià)。

為了盡可能延長(cháng)電池使用壽命，DC-DC 轉換器必須在較大負載范圍內維持高效率。脈寬調制 (PWM) 被用于高電流負載，而脈頻調制 (PFM) 模式被用于輕負載。在高負載電流時(shí)，控制 PWM 信號的占空比可以調節輸出電壓。

在 PWM 模式下，轉換器工作在固定頻率上，而該頻率可以被對噪聲敏感的應用所過(guò)濾。在這種模式下，主要損耗是當轉換器進(jìn)行功率轉換時(shí)發(fā)生的傳導損耗和開(kāi)關(guān)損耗。為了在輕負載時(shí)維持高效率，開(kāi)關(guān)頻率應根據 PFM 的規律降低，并允許它隨負載變化，從而減少開(kāi)關(guān)損耗。此外，PFM 模式還能關(guān)斷大部分電路以降低靜態(tài)電流。