Actel新推Libero環(huán)境 突顯設計分析時(shí)序收斂功能

　　Actel公司宣布推出最新的Libero集成設計環(huán)境 (IDE) 6.2 版本，集成了最佳的設計工具，擁有設計分析和時(shí)序收斂的嶄新重要功能，使得現場(chǎng)可編程門(mén)陣列 (FPGA) 設計人員在質(zhì)量、效率和功能方面獲得最好的效果。與Libero 6.2 一同推出的還有Actel全新SmartTime靜態(tài)時(shí)序分析環(huán)境，能夠協(xié)助客戶(hù)分析和管理時(shí)序，進(jìn)行高級的時(shí)序驗證，并通過(guò)與時(shí)序驅動(dòng)布局布線(xiàn)緊密結合而保證可預測的時(shí)序收斂。

　　在這個(gè)Libero版本中，Actel和Mentor進(jìn)一步合作，把Mentor Graphics的世界級ModelSim AE仿真作為L(cháng)ibero“Gold”套裝的重要組成部分，Libero Gold套裝現可免費提供給Actel的所有客戶(hù)。此外，Libero 6.2 IDE也包括Synplicity的增強綜合功能和Magma Design Automation的物理綜合性能?，F時(shí)，Libero更可運行于Linux和Solaris平臺上。

　　Actel反熔絲產(chǎn)品和工具市務(wù)總監Saloni Howard-Sarin稱(chēng)：“Actel將自行開(kāi)發(fā)的工具和第三方EDA解決方案結合在一起，所提供新的環(huán)境和方法能協(xié)助用戶(hù)通過(guò)更簡(jiǎn)便和及時(shí)的途徑，達致其設計目標。新版本Libero IDE包羅了用于設計分析和時(shí)序收斂的重要嶄新功能。用戶(hù)能將時(shí)序約束加諸于其設計中，管理和分析這些約束的影響，以及更有效地進(jìn)行設計的時(shí)序收斂，并同時(shí)實(shí)現更高性能?！?/p>

　　SmartTime是由Actel開(kāi)發(fā)功能強大的新型多可視 (multi view) 產(chǎn)品，旨在協(xié)助設計人員進(jìn)行詳細的時(shí)序分析，然后迅速決定實(shí)現設計收斂所需的步驟。SmartTime Constraints Editor的視見(jiàn)功能可讓用戶(hù)表列、編輯和建立精確的時(shí)序約束。它包含帶有可視對話(huà)的圖形用戶(hù)界面，引導用戶(hù)正確捕捉時(shí)序要求和例外情況。另一個(gè)可視產(chǎn)品SmartTime Analyzer允許設計人員對每一個(gè)時(shí)鐘域執行最小和最大的時(shí)序分析，并提供時(shí)鐘域之間的分析能力。該工具能讓設計人員快速跟蹤違犯時(shí)序的路徑，從而簡(jiǎn)化整個(gè)分析過(guò)程。設計人員可在違犯路徑上直接設定特定的時(shí)序約束，以加強或放松有關(guān)需求，及快速進(jìn)行時(shí)序收斂迭代。關(guān)于SmartTime和Libero IDE 6.2版本的更多信息，可登入網(wǎng)站http://www.actel.com查詢(xún)。