基于A(yíng)ctel反熔絲FPGA的高速DDR接口設計

　　0 引言

　　隨著(zhù)航天技術(shù)的發(fā)展，FPGA 等大規模邏輯器件越來(lái)越成為不可缺的角色； 同時(shí)處理數據量的增大、以及各類(lèi)型接口電路的交叉使用，使得合理、可靠的高速接口設計成為衡量設計優(yōu)劣的關(guān)鍵。而由于空間環(huán)境的特殊性，導致近年來(lái)在軌衛星產(chǎn)品中單粒子翻轉（ SEU） 頻發(fā)，使得設計人員必須考慮將以SRAM 為基礎的FPGA 設計移植到更為可靠的ASIC或反熔絲FPGA.

　　DDR（ Double DataRate） 是雙倍速率讀寫(xiě)技術(shù)的意思。傳統的數據處理方式在1 個(gè)時(shí)鐘周期內只傳輸1 次數據，是在時(shí)鐘的上升期進(jìn)行數據傳輸； 而DDR 內存則是1 個(gè)時(shí)鐘周期內傳輸2 次數據，能夠在時(shí)鐘的上升期和下降期各傳輸1 次數據，因此稱(chēng)為雙倍速率讀寫(xiě)技術(shù)。采用DDR 技術(shù)可以在相同的總線(xiàn)頻率下達到更高的數據傳輸率。

　　文章根據實(shí)際的背景應用提出一種基于Actel公司RTAX-S 系列耐輻射反熔絲FPGA 芯片RTAX250S 的高速DDR 接口設計方法，并通過(guò)Actel公司IDE V9. 0 編譯軟件和Modelsim 6. 5d 仿真軟件進(jìn)行了仿真驗證。該方法已用在某星載GMSK 調制器上，獲得了良好的效果。

　　1 DDR 高速接口設計

　　1. 1 RTAX – S 系列反熔絲FPGA 的特點(diǎn)

　　對于衛星應用，設計人員在選擇可選的技術(shù)時(shí)一向十分為難。在可編程器件領(lǐng)域，其中就包括了專(zhuān)用集成電路（ ASIC） 、以SRAM 為基礎的現場(chǎng)可編程門(mén)陣列FPGA 和以反熔絲為基礎的FPGA.由于沒(méi)有一種技術(shù)是萬(wàn)能的，衛星設計人員與所有設計人員一樣面對同樣的挑戰，需要針對特定的應用權衡取舍各種特性以找出最佳方案。

　　以往的設計中，以SRAM 為基礎的FPGA （ 以Xilinx 產(chǎn)品為代表） 有著(zhù)更多的應用，其優(yōu)勢在于擁有高邏輯密度和高靈活性，而作為航天應用，其致命的缺點(diǎn)是所有SRAM 都易受高強度宇宙輻射所影響，來(lái)自宇宙射線(xiàn)中的重離子很容易在SRAM 單元中或附近沉積足夠的電荷導致單一數據位出錯即單粒子翻轉（ SEU） ,而且由于SRAM 型FPGA 在SRAM開(kāi)關(guān)中存儲其邏輯配置，因此很容易出現配置擾亂導致電路的布局和功能受到破壞，這些錯誤非常難以檢測和糾正，并且幾乎不可能預防，因為配置開(kāi)關(guān)在SRAM FPGA 的整個(gè)SRAM 數據位中超過(guò)90% ,輻射誘發(fā)的配置擾亂可導致系統失效。

　　對于衛星設備，ASIC 是具有最高密度最小重量和最低功耗的解決方案，然而卻缺乏FPGA 所提供的靈活性。而且當把設計工具成本、校驗時(shí)間和非經(jīng)常性工程費用（ NRE） 一并考慮之后，ASIC 也是成本較高的解決方案。

與可重新配置的SRAM 型FPGA 不同，基于反熔絲解決方案的FPGA 采用一次性編程（ OTP） .其優(yōu)點(diǎn)為固有的非揮發(fā)性以及在每次啟動(dòng)時(shí)無(wú)須進(jìn)行強制性的器件配置。與ASIC 一樣，反熔絲FPGA 的上電即行功能使其成為真正的單芯片解決方案。在各種學(xué)術(shù)會(huì )議上已發(fā)表了許多輻射測試數據，如IEEE 的核空間輻射影響會(huì )議（ NSREC） 、NASA 的軍事和航天可編程邏輯器件國際會(huì )議（ MAPLD） ,事實(shí)上，多年的測試證明，耐輻射的反熔絲FPGA 具有SEU 免疫力，其性能也不會(huì )因TID（ 總電離劑量） 隨時(shí)間積累而發(fā)生劣化。眾所周知，邏輯觸發(fā)器中的數據易被宇宙輻射線(xiàn)所破壞，與SRAM 方案采用軟TMR（ 三模冗余） 方法不同，Actel 開(kāi)發(fā)的耐輻射反熔絲FPGA RTAX-S 系列通過(guò)架構的提升解決了這個(gè)問(wèn)題，其中每個(gè)觸發(fā)器實(shí)際上是由3 個(gè)觸發(fā)器和1個(gè)表決電路組成，此舉可讓設計人員獲得優(yōu)于63MeV-cm2 /mg 的LETth,可以滿(mǎn)足大多衛星項目的TID 要求。

　　1. 2 典型高速接口電路應用目標

　　文章中高速接口方案的應用目標為GMSK 調制器中基帶數據的數字高斯濾波。

　　GMSK 調制是一種典型的恒包絡(luò )數字調制技術(shù)，實(shí)現方法的流程圖如圖1 所示，一路待調制的基帶數據從A 處進(jìn)入FPGA,FPGA 內部通過(guò)查表的方式得到量化后的波形數據，并分別從B 處和C 處將其送給2 片DAC,得到需要的I、Q 路波形，從而完成基帶數據的數字高斯濾波。

　　硬件電路的關(guān)鍵是高速DAC 器件的選擇。方案中需要DAC 實(shí)現4 倍采樣，即圖1 中A 處每輸入1 個(gè)碼元，B 處和C 處都要分別產(chǎn)生4 個(gè)點(diǎn)的量化信息給DAC.以115Mbps 碼速率為例，DAC 的采樣時(shí)鐘應當為115MHz × 4 = 460MHz,如果使用傳統的單路DAC,則FPGA 主時(shí)鐘工作在460MHz,目前宇航級FPGA 無(wú)法滿(mǎn)足這一速率。方案中選擇了TI 公司最新的高速DAC 產(chǎn)品DAC5670,它在最高采樣頻率達到2.4GHz 的同時(shí)，內部集成了并串轉換模塊，這使得FPGA 的處理速率至少可以降低一半，即230MHz.

　　圖1 應用目標實(shí)現流程圖DAC5670

　　DAC5670 器件手冊推薦的接口框圖如圖2 所示。

　　器件工作原理如下： 頻率源輸出400MHz 采樣時(shí)鐘，通過(guò)變壓器進(jìn)行單端轉差分輸入DAC 采樣鐘輸入口（ DACCLK） ,DAC 內部進(jìn)行2 級2 分頻并延遲后得到LVDS 電平115MHz 時(shí)鐘（ DLYCLK） 輸出給FPGA 做數字處理，FPGA 處理完成后輸出LVDS的100MHz1 路時(shí)鐘（ DTCLK） 和2 路14bit 的量化數據（ DA（ 13: 0） 和DB（ 13: 0） ） .時(shí)鐘與數據的關(guān)系必須滿(mǎn)足圖3 所示的時(shí)序。DAC 內部的鎖相電路將DTCLK 與器件內部的100MHz 進(jìn)行鑒相，如果存在相差則調整DLYCLK 的延遲量，直到同步，從而保證采樣鐘DACCLK 能夠對DA（ 13: 0） 和DB（ 13: 0） 進(jìn)行正確采樣。