高速數據采集系統在基于A(yíng)RM動(dòng)態(tài)稱(chēng)重系統中的應用

　　引言

　　隨著(zhù)經(jīng)濟的不斷發(fā)展和各地物流業(yè)的不斷擴大。有些人為了追求更高的局部利益，往往會(huì )擅自改裝運輸工具，增大車(chē)載量，從而導致超載現象屢見(jiàn)不鮮。根據“四次方原則”，車(chē)輛超載給我國的公路，橋梁等交通基礎設施帶來(lái)了極大的破壞力。

　　動(dòng)態(tài)稱(chēng)重系統能夠在車(chē)輛行駛過(guò)程中得知其重量，該系統由于不會(huì )給交通帶來(lái)堵塞而受到各交通部門(mén)的青睞。由于動(dòng)態(tài)稱(chēng)重過(guò)程中得到的信號是短歷程、非平穩信號，信號中混雜了很多于攏信號。因此，為了凈化信號，本設計引入了小波分析去噪和神經(jīng)網(wǎng)絡(luò )等新型算法，但這些算法計算量大的缺點(diǎn)嚴重影響到系統的運行效率，即系統只有等整個(gè)算法運行完后，才能開(kāi)始新一輪的數據采集。為此，目前一些動(dòng)態(tài)稱(chēng)重系統使用多CPU來(lái)解決這個(gè)問(wèn)題，但這又增加了系統靈活性和復雜性，而且成本也會(huì )提高。

　　為了解決上述問(wèn)題.本文設計了一個(gè)基于CPLD的數據采集通道，以配合動(dòng)態(tài)稱(chēng)重系統完成對動(dòng)態(tài)稱(chēng)重信號的數據采集。

　　1 系統結構

　　本動(dòng)態(tài)稱(chēng)重系統的結構框圖如圖1所示。圖中，稱(chēng)重傳感器將壓力變換成電信號，并經(jīng)放大濾波電路后送入ADC進(jìn)行模數轉換，然后將數字信號寫(xiě)入到CPLD中的一存儲體中。該存儲體存滿(mǎn)后，CPLD將向處理器申請DMA傳輸，同時(shí)將新AD值寫(xiě)入到另一存儲體中。本動(dòng)態(tài)稱(chēng)重系統采用S3C44B0X處理器，并將處理器內部ZDMA設置為全服務(wù)模式(whole service mode)。當DMA結束時(shí)，系統將輸出清零信號以將當前讀的CPLD存儲體清空。

　　2 系統設計

　　2.1 放大電路的設計

　　選用CS-l型稱(chēng)重傳感器主要是因為該傳感器線(xiàn)性度好，重復性好，具有自動(dòng)復位和抗偏抗伸能力，而且安裝使用方便，互換性好。

　　本系統采用鉸鏈式稱(chēng)重平臺。為了使平臺更穩定設計時(shí)采用兩個(gè)傳感器來(lái)支撐載荷，兩傳感器輸出的信號分別經(jīng)儀表放大器放大和濾波，然后再疊加并經(jīng)濾波電路送給ADC電路。

　　由于A(yíng)DC芯片MAX120為差分輸入，故可將其中一路信號反相后，再送入ADC電路，這樣便可實(shí)現兩路信號的疊加。

　　2.2 ADC電路的設計

　　MAX120是集采樣保持電路和精密電源電路于一體的12位ADC，它的轉換時(shí)間是1.6μs，采樣率是500 ksps，內外采樣模式可選。

　　本系統的采樣速率為100 kbps，MAX120工作在模式5，即連續轉換模式，圖2是其連續轉換的ADC電路。在該模式下，MAX120每14個(gè)時(shí)鐘完成一次轉換，所以要求輸入時(shí)鐘為1.4 MHz，該時(shí)鐘可由處理器輸出的時(shí)鐘經(jīng)CPLD分頻得到。

　　本電路使用內部精密參考電源。傳感器的信號經(jīng)濾波放大后送到MAX120，再經(jīng)內部采樣保持電路后便開(kāi)始轉換，然后經(jīng)14個(gè)時(shí)鐘周期后完成一次轉換，此時(shí)INT/BUSY變?yōu)榈碗娖?，并由D0～D12送出轉換后的數字信號，并一直保持到下一次轉換結束。圖3是MAX120在模式5下的時(shí)序。該電路用INT/BUSY作為串行時(shí)鐘，并利用其下降沿將轉換后的數據打入CPLD中的存儲體。

　　2.3 CPLD模塊設計

　　EDA技術(shù)的快速發(fā)展使FPGA/CPLD的片上資源越來(lái)越豐富，尤其是其高速性能和片上RAM，使其特別適用于數據采集的設計。本設計選用Altera公司的FLEX10K30E器件.該器件含有8個(gè)EAB(嵌入式陣列)，每個(gè)EAB能夠提供4K位存儲位，每個(gè)EAB都有雙口RAM實(shí)現能力：芯片可提供30000邏輯門(mén);門(mén)級延時(shí)僅6.5 ns。本系統中的CPLD設計主要包含地址發(fā)生器、雙端口RAM、控制邏輯等，其功能框圖如圖4所示。

　　系統上電后，ADC一直處于連續轉換模式。為了對軸重的全程信號(車(chē)輪上稱(chēng)重板到離開(kāi)稱(chēng)重板的檢測信號)進(jìn)行記錄，CPLD模塊內部設計有一比較器?？僧斨亓窟_到一定值時(shí)(認為有效軸重)，打開(kāi)與門(mén)以開(kāi)始將AD值存儲存儲體中;而當AD值低于有效軸重時(shí)，認為是車(chē)輪離開(kāi)稱(chēng)重板，此時(shí)將關(guān)閉與門(mén)并產(chǎn)生DMA請求，以請求將數據取走。

　　為了進(jìn)一步提高數據存取的效率，設計中采用了換體存儲技術(shù)，即將2 K字的存儲器分為兩個(gè)存儲體I和II，I的地址為0x000～0x3FF，II的地址為0x400～0x7FF，它們均設計為雙口RAM。分為兩個(gè)存儲體的好處是在向I寫(xiě)數據時(shí).處理器可以同時(shí)從II讀取數據，反之亦然，這樣便可提高數據的訪(fǎng)問(wèn)效率，同時(shí)可簡(jiǎn)化雙口RAM的設計難度(如單元的讀寫(xiě)不再會(huì )產(chǎn)生沖突)。

　　系統中的地址發(fā)生器是10位的加法計數器，它以MAX120的轉換信號INT/BUSY作為計數脈沖，其計數值可作為存儲體的地址，并在A(yíng)D轉換完后由計數器產(chǎn)生一新單元地址，同時(shí)將AD值鎖存到數據緩沖中，并將數據存儲到該存儲單元中。當地址發(fā)生器地址越界時(shí)(存儲體I或II滿(mǎn))，系統便向處理器發(fā)出DMA請求。

　　DMA處理結束后，由處理器產(chǎn)生DMA結束中斷。在中斷程序中，由軟件將源地址設為另一存儲體的地址，并激活清0信號CLR，以將剛讀過(guò)的存儲體清0，以便在下次DMA請求時(shí)傳輸另一存儲體的數據。需要說(shuō)明的是本系統中的處理器心須在10 ms內響應DMA操作，否則，存儲體中的數據可能被破壞。

　　3 結束語(yǔ)

　　在高速數據采集電路中用CPLD來(lái)實(shí)現數據換體存儲及一些復雜的時(shí)序邏輯功能，可使電路大大簡(jiǎn)化;同時(shí)與處理器配合并采用DMA數據傳輸方式可提高系統的運行效率。事實(shí)上，本系統是針對動(dòng)態(tài)穩重系統而設計的數據在采集電路，具有一定的通用性。