基于狀態(tài)機的語(yǔ)音電子密碼鎖設計

　　引 言

　　隨著(zhù)電子技術(shù)的發(fā)展，具有防盜報警、語(yǔ)音提示等功能的電子密碼鎖代替密碼量少、安全性差的機械式密碼鎖已是必然趨勢。目前大部分密碼鎖采用單片機進(jìn)行設計，電路較復雜，性能不夠靈活。本文采用先進(jìn)的EDA(電子設計自動(dòng)化)技術(shù)，利用QuartusⅡ工作平臺和VHDL(超高速集成電路硬件描述語(yǔ)言)，設計了一種新型的電子密碼鎖。該密碼鎖具有密碼預置、修改、語(yǔ)音提示和3次輸入錯誤則系統進(jìn)入定時(shí)鎖定并報警等功能，用FPGA(現場(chǎng)可編程門(mén)陣列)芯片和語(yǔ)音芯片ISD2560實(shí)現。由于充分利用了FPGA芯片密度大、功耗低、可重復編程和具有嵌入式陣列塊的結構特點(diǎn)，且ISD2560具有抗斷電、音質(zhì)好、使用方便等優(yōu)點(diǎn)，因而該密碼鎖體積小、功耗低、價(jià)格低、安全可靠、具有智能語(yǔ)音提示、維護和升級方便。

　　1 軟件設計

　　軟件用VHDL來(lái)實(shí)現，VHDL相比較于VerilogHDL，具有更好的語(yǔ)法的嚴格性，但是其嚴格的語(yǔ)法一定程度上限制了錯誤的產(chǎn)生，調試較容易。VHDL的系統抽象能力比Verilog HDL強，在系統描述上占有一定的優(yōu)勢，但在門(mén)級描述上稍顯遜色。

　　本設計軟件模塊框圖如圖1所示，共8個(gè)模塊。

　　在本系統中，密碼由4位十進(jìn)制數組成，初始密碼為“0000”，可由用戶(hù)任意設定密碼。密碼輸入正確時(shí)，則進(jìn)入開(kāi)鎖狀態(tài)。如果密碼連續輸入3次錯誤時(shí)，則系統進(jìn)入自我定時(shí)鎖定，并報警。在輸入過(guò)程中，系統可以發(fā)音提示(也可屏蔽掉)用戶(hù)輸入的數字，或者說(shuō)明當前的狀態(tài)。

　　下面介紹狀態(tài)機和ISD2560控制電路的實(shí)現。

　　本設計的狀態(tài)圖見(jiàn)圖2。

　　其中state為狀態(tài)代碼，并通過(guò)state_out[3..0]端口傳給其他電路。一開(kāi)機，系統處在空閑狀態(tài)，當按鍵處理電路傳來(lái)確定使能的信號compare_en時(shí)，狀態(tài)機等待effect_out腳的高電平脈沖信號，如果等不到則進(jìn)入S2狀態(tài)，即進(jìn)入密碼輸入一次錯誤狀態(tài)，如果等到則進(jìn)入pass狀態(tài)即開(kāi)門(mén)狀態(tài)，如果3次輸入密碼錯誤則系統進(jìn)入死鎖倒計時(shí)狀態(tài)，拉高lock_pin腳，啟動(dòng)計數器。

　　軟件流程圖見(jiàn)圖3。

　　當計數滿(mǎn)時(shí)則計數電路拉高unlock腳電平，狀態(tài)機檢測到unlock腳下為高電平時(shí)，則表示鎖定時(shí)間結束，復位lock_pin的電平，在下一個(gè)時(shí)鐘上升沿到來(lái)時(shí)，進(jìn)入下一個(gè)狀態(tài)即idle狀態(tài)。只有pass狀態(tài)下從按鍵處理電路傳來(lái)modify_pin為高電平時(shí)，才能進(jìn)入modify狀態(tài)，即密碼修改狀態(tài)。當檢測到modify_pin腳電平復位為低電平時(shí)則表明修改密碼完成，狀態(tài)機在下一個(gè)時(shí)鐘上升沿到來(lái)之時(shí)，進(jìn)入下一個(gè)狀態(tài)即idle狀態(tài)。如果在pass狀態(tài)時(shí)，狀態(tài)機檢測到close_pin腳電平被拉高時(shí)，則表明用戶(hù)要關(guān)門(mén)，此系統在下一個(gè)時(shí)鐘上升沿到來(lái)之時(shí)，返同空閑狀態(tài)。

　　狀態(tài)機還控制紅綠黃3個(gè)發(fā)光二極管與buzz-er蜂鳴器，仿真波形如圖4所示。當系統處在空閑狀態(tài)、S2狀態(tài)、S3狀態(tài)時(shí)黃燈亮(S2、S3為第2次、第3次輸入密碼錯誤的狀態(tài));系統處在修改密碼的狀態(tài)即modify狀態(tài)時(shí)，3個(gè)燈一起亮;當處于pass狀態(tài)時(shí)，綠燈亮;當系統處于鎖定狀態(tài)即locked狀態(tài)時(shí)，紅燈亮，且蜂鳴器發(fā)出報警的聲音，直至跳出該狀態(tài)。

　　本設計采用計數器方法在ce腳上產(chǎn)生一個(gè)低電平脈沖以控制ISD2560芯片放錄音。當innum收到一個(gè)新的數值時(shí)，則開(kāi)始計數;當計數器計到一半時(shí)，使ce腳輸出低電平;當計數大于最高數的一半時(shí)，則復位ce腳電平，直到下次計數開(kāi)始。當語(yǔ)音數據有多段時(shí)，先將要播放的語(yǔ)音段數存到一個(gè)變量中，并將各段地址存到另一個(gè)多位的變量中，然后開(kāi)始放音并檢測eom腳的電平。當檢測到eom腳的低電平脈沖時(shí)，就表明放音結束，就讓段數變量減1，然后給地址線(xiàn)再賦新值，并且使能計數器，再次使ce腳產(chǎn)生一個(gè)低電平脈沖，繼續放音。這樣直至語(yǔ)音段數變量為0時(shí)，則表明語(yǔ)音播放完畢，系統不再響應芯片eom腳的上升沿脈沖。圖5為ISD2560控制電路的仿真波形圖。

　　表1為與innum對應的發(fā)音。

　　本設計采用模塊化編程，各模塊分工明確，各自實(shí)現各自的功能，并通過(guò)信號線(xiàn)彼此相連，這樣的好處是調試、修改、移植程序方便。使用資源和生成總的模塊電路圖分別如圖6和圖7所示。

　　2 硬件電路

　　硬件部分主要包括中央處理器FPGA 芯片——EP1C3T144C6、輸入小鍵盤(pán)、輸出4位數碼管、ISD2560語(yǔ)音芯片、LM386音頻放大和揚聲器，如圖8所示。FPGA芯片用米直接控制其他元件的工作，對小鍵盤(pán)的輸入，通過(guò)一定的算法實(shí)現電子密碼鎖的功能。通過(guò)控制ISD2560的控制腳的電平狀態(tài)，達到控制其發(fā)音從而實(shí)現智能語(yǔ)音提示的效果。3個(gè)發(fā)光二極管分別用于顯示當前的狀態(tài)，蜂鳴器用于誤碼報警。