用現場(chǎng)可編程門(mén)陣列實(shí)現的頻率計

　　1 引言

　　數字頻率計是通信設備、音、視頻等科研生產(chǎn)領(lǐng)域不可缺少的測量?jì)x器。采用Verilog HDL編程設計實(shí)現的數字頻率計，除被測信號的整形部分、鍵輸入部分和數碼顯示部分外，其余全部在一片FPGA芯片上實(shí)現。整個(gè)系統非常精簡(jiǎn)，且具有靈活的現場(chǎng)可更改性。

　　相比傳統的電路系統設計方法，EDA技術(shù)采用VHDL語(yǔ)言描述電路系統，包括電路的結構、行為方式、邏輯功能及接口。Verilog HDL具有多層次描述系統硬件功能的能力，支持自頂向下的設計特點(diǎn)。設計者可不必了解硬件結構。從系統設計入手，在頂層進(jìn)行系統方框圖的劃分和結構設計，在方框圖一級用Ver-ilog HDL對電路的行為進(jìn)行描述，并進(jìn)行仿真和糾錯，然后在系統一級進(jìn)行驗證，最后再用邏輯綜合優(yōu)化工具生成具體的門(mén)級邏輯電路的網(wǎng)表，下載到具體的FPGA器件中去，從而實(shí)現FPGA的設計。

　　2 測量原理及總體結構框圖

　　頻率測量方法有2種。一種是測頻法，在一定時(shí)間間隔TM內測出待測信號重復變化次數N，則被測信號的頻率為fx=N/TM。另一種方法是測周法，在被測信號的一個(gè)周期內測出標準高頻信號fs的個(gè)數N，則被測頻率為fx=fs/N?？梢?jiàn)測頻法對高頻信號有較高的測量精度，而測周法對低頻信號的測量精度較高。本頻率測量系統采用測頻法和測周法相結合的方法，使兩者的測量帶寬得到了互補，而且采用了延時(shí)為納秒級的FPCA來(lái)實(shí)現，從而極大地提高了系統工作帶寬和系統測量精度。此外，具有自動(dòng)測頻和測周轉換量程功能，每個(gè)數量級為一個(gè)量程，每個(gè)量程保留3位有效數字，用“xxxEx"表示“x.xx