0.65V 3mW CMOS低噪聲放大器設計

　　1 引 言

　　低噪聲放大器(Low Noise Amplifier，LNA)在微波∕射頻接收系統中處于前端位置，其性能指針的好壞對接收機整體性能有很大的影響。例如根據文獻[1]，對于由多級放大器組成的接收系統，其整機噪聲系數基本上取決于前級放大器的噪聲系數。典型地，接收機接收的信號強度在-120～-20 dBm之間，因而為了滿(mǎn)足系統要求，對LNA主要有以下要求：

　　(1) 提供合適的增益放大信號，以減小后續電路對系統的噪聲影響。

　　(2) 在放大過(guò)程中自身引入盡可能小的噪聲和信號失真。

　　(3) 具有比較好的線(xiàn)性度。

　　(4) 輸入輸出端實(shí)現50 Ω阻抗匹配。

　　在設計中，我們力求上述各性能指針達到最優(yōu)，但是通常很難實(shí)現。因為這些性能指針總是相互牽制、影響，有時(shí)甚至矛盾。因此在設計過(guò)程中如何采用折衷原則兼顧各項指針是尤為重要的。

　　隨著(zhù)微電子技術(shù)的不斷發(fā)展，MOS器件特征尺寸不斷減小，硅基CMOS工藝已經(jīng)達到0.1 μm以下，MOS器件的高頻特性也因此得以改善，截止工作頻率已經(jīng)達到200 GHz以上。這使得CMOS工藝的工作頻率已經(jīng)達到GHz頻段的射頻集成電路(GHz RFIC)的要求，而且其本身又具有低價(jià)格、低功耗和高集成度的特點(diǎn)以及和基帶數字電路的工藝相兼容最終可以實(shí)現片上系統(SoC)的特點(diǎn)，使得這種工藝在實(shí)現GHz RFIC時(shí)，在性?xún)r(jià)比上擁有明顯的優(yōu)勢。D.K.Shadfer和T.H.Lee設計實(shí)現了用于GPS的1.5 GHz的CMOS低噪聲放大器;C.S.Kim等人利用0.8μm CMOS工藝設計實(shí)現了 1.9 GHz全集成低噪聲放大器。Wenjun Sheng等人采用0.35 μm CMOS工藝設計了應用于Bluetooth的接收機;’Wang Wenqi利用0.25 μmCMOS工藝設計并制作了工作在2.4 GHz的全集成的低噪聲放大器。本文采用TSMC0.18μm CMOS RF工藝設計了一個(gè)工作在中心頻率為5.7 GHz的低噪聲放大器。使用ADS進(jìn)行的電路仿真結果表明，在5.4～5.8 GHz的設計工作頻帶內，S21達到17 dB，S11小于-11 dB，噪聲系數小于2.2 dB，線(xiàn)性度指針I(yè)IP3為-11.6 dBm。整個(gè)電路采用0.65 V的電源供電，直流功耗僅為3 mW，能很好地滿(mǎn)足低電壓、低功耗的要求。

　　2 電路結構設計

　　2.1 輸入匹配

　　在圖1(b)中，漏極溝道噪聲電流為：

　　式中，gd0為源漏電壓偏置為0時(shí)的漏極輸出電導，gm為MOS管的跨導，γ為與工藝、偏置相關(guān)的常數，值在2∕3～2之間，a=gm∕gd0<1。

　　在頻率較高的情形下，必須考慮非準靜態(tài)效應，此時(shí)，MOS管的溝道和柵氧可以視為分布式電阻-電容網(wǎng)絡(luò )。MOS管的柵極和源極之間不再是純電容性，還存在等效溝道電導Gch。一方面，溝道噪聲電流通過(guò)柵氧電容耦合到柵極，形成柵極噪聲電流，其值為：

　　式中,

　　對于長(cháng)溝道情形，c=j0.395。不考慮溝道電導對于輸入匹配的影響時(shí)，在源極電感負反饋匹配結構中，利用源極電感Ls和柵極電感Lg實(shí)現阻抗匹配。如圖1(a)所示。輸入端阻抗Zin可由下式給出：

　　設輸入信號角頻率為ω0，調諧輸入回路使之在工作頻率處串聯(lián)諧振，即有：

　　此時(shí)輸入阻抗Zin可由式(6)給出：

　　最后，根據輸入阻抗Rs為純電阻(50 Ω)，就可使輸入端匹配至50 Ω。

　　2.2 放大電路結構

　　基于CMOS工藝的低噪聲放大器設計一般采用經(jīng)典的共源共柵級聯(lián)結構，如圖2所示。該種結構有利于減小密勒效應，增加反向隔離度。其中共源MOS管M1作為主放大管給電路提供足夠的增益，共柵管M2用來(lái)減小M1的Cgd1引起的Miller效應以及增強整個(gè)電路的反向隔離性能。

　　對于共源共柵結構，其等效跨導為：

　　從式(7)中可以看出，較小的Ls值可以獲得較大的增益，但是同時(shí)也會(huì )使得輸入阻抗遠離50 Ω的匹配點(diǎn)，這樣一個(gè)必然的結果就是使得S11的值增大，即輸入反射增大，這就必然要求我們對于各個(gè)參數綜合考慮。

　　為了適應低電壓的要求，可以采用圖3所示的電路，在放棄了原來(lái)的堆棧結構之后，該電路結構能夠在0.65 V的低電壓下工作。

　　3 參數選擇與仿真結果討論

　　此次所設計的低噪聲放大器電路原理圖如圖4所示，其中包括了偏置電路及輸出緩沖極。根據文獻[1]，M1管的柵寬設為125μm，M2的柵寬與M1相同。

　　4 結 語(yǔ)

　　本文給出了一個(gè)適合0.65 V低工作電壓的低噪聲放大器設計，實(shí)驗結果表明電路的增益達到了17 dB。在整個(gè)設計工作頻帶(5.4～5.8 GHz)內，S11<-11 dB，S22<-16 dB。電路的1 dB增益壓縮點(diǎn)P1dB為-38.4 dBm，三階交調IIP3為-11.6 dBm。電路的直流功耗僅為3 mW，符合目前器件低功耗的發(fā)展趨勢。