Unisys采用Cadence IFV形式驗證器提高設計能力

　　Cadence設計系統公司宣布，Unisys公司已經(jīng)將Cadence® Incisive® Formal Verifier( IFV)納入它的設計流程，以便進(jìn)行基于斷言的形式分析。利用Incisive Formal Verifier，Unisys在眾多場(chǎng)所提供先進(jìn)復雜的芯片時(shí)獲得了生產(chǎn)率的提高和整體質(zhì)量的改善。

　　作為Cadence Logic Design Team Solution之“Design with Verification”方法的一部分，Incisive Formal Verifier在Unisys設計前期發(fā)現了許多難以找到的功能性”臭蟲(chóng)”，實(shí)現了更高的團隊生產(chǎn)率并加速了項目的完成。邏輯設計師在驗證環(huán)境搭建完成之前幾個(gè)月就能夠驗證模塊設計，從而獲得了更快及更節省成本的全芯片驗證。而且，設計前期團隊開(kāi)發(fā)的斷言是可以在后端流程的模擬和加速/仿真中充分再利用的，這增加了可觀(guān)察性，并帶來(lái)更快的調試速度和整體上更短的驗證周期。

　　“Incisive Formal Verifier已幫助我們更高效和更早地將我們的企業(yè)服務(wù)器推向市場(chǎng)，而且還降低了成本，”Unisys平臺開(kāi)發(fā)部副總裁Steve Guarrieri表示，“另外，它還幫助減少了因為功能邊界問(wèn)題而重新投片的風(fēng)險，并且我們發(fā)現它可以輕松和廣泛地配置于我們多個(gè)項目的標準產(chǎn)品流程中，包括我們最先進(jìn)和最復雜的ASIC?！?/P>

　　Unisys團隊報告了其在多個(gè)項目中的成功，其中包括一個(gè)高度復雜的ASIC設計。 Incisive Formal Verifier技術(shù)易于采用，并且對設計師友好，這進(jìn)一步增強了基于Incisive Design Team Simulator及 Incisive Palladium® Emulator的Unisys驗證環(huán)境。當Unisys集成了全面的基于斷言的“從規劃到閉合”驗證方法學(xué)后，它實(shí)現了生產(chǎn)率的顯著(zhù)提高。

　　“我們非常高興地看到像Unisys這樣的公司從Cadence Logic Design Team Solution 的前期驗證技術(shù)中獲益，”Cadence公司驗證部門(mén)全球營(yíng)銷(xiāo)副總裁Steve Glaser表示，“Incisive Formal Verifier提供了完整的基于斷言的‘從規劃到閉合’驗證方法學(xué)，可獲得巨大的生產(chǎn)率和質(zhì)量改進(jìn)，而且對于想優(yōu)化RTL生成和提高項目整體上市時(shí)間的設計團隊，它提供了完美的工具?！?/P>