硬件工程師面試試題

模擬電路 

1、基爾霍夫定理的內容是什么？（仕蘭微電子） 
2、平板電容公式(C=εS/4πkd)。（未知） 
3、最基本的如三極管曲線(xiàn)特性。（未知） 
4、描述反饋電路的概念，列舉他們的應用。（仕蘭微電子） 
5、負反饋種類(lèi)（電壓并聯(lián)反饋，電流串聯(lián)反饋，電壓串聯(lián)反饋和電流并聯(lián)反饋）；負反 饋的優(yōu)點(diǎn)（降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線(xiàn)性和非 線(xiàn)性失真，有效地擴展放大器的通頻帶，自動(dòng)調節作用）（未知） 
6、放大電路的頻率補償的目的是什么，有哪些方法？（仕蘭微電子） 
7、頻率響應，如：怎么才算是穩定的，如何改變頻響曲線(xiàn)的幾個(gè)方法。（未知） 
8、給出一個(gè)查分運放，如何相位補償，并畫(huà)補償后的波特圖。（凹凸） 
9、基本放大電路種類(lèi)（電壓放大器，電流放大器，互導放大器和互阻放大器），優(yōu)缺 點(diǎn)，特別是廣泛采用差分結構的原因。（未知） 
10、給出一差分電路，告訴其輸出電壓Y+和Y-,求共模分量和差模分量。（未知） 
11、畫(huà)差放的兩個(gè)輸入管。（凹凸） 
12、畫(huà)出由運放構成加法、減法、微分、積分運算的電路原理圖。并畫(huà)出一個(gè)晶體管級的 運放電路。（仕蘭微電子） 
13、用運算放大器組成一個(gè)10倍的放大器。（未知） 
14、給出一個(gè)簡(jiǎn)單電路，讓你分析輸出電壓的特性（就是個(gè)積分電路），并求輸出端某點(diǎn) 的   rise/fall時(shí)間。(Infineon筆試試題) 
15、電阻R和電容C串聯(lián)，輸入電壓為R和C之間的電壓，輸出電壓分別為C上電壓和R上電 壓，要求制這兩種電路輸入電壓的頻譜，判斷這兩種電路何為高通濾波器，何為低通濾 波器。當RC<<T時(shí)，給出輸入電壓波形圖，繪制兩種電路的輸出波形圖。（未知） 
16、有源濾波器和無(wú)源濾波器的原理及區別?（新太硬件） 
17、有一時(shí)域信號S=V0sin(2pif0t)+V1cos(2pif1t)+V2sin(2pif3t+90),當其通過(guò)低通、 帶通、高通濾波器后的信號表示方式。（未知） 
18、選擇電阻時(shí)要考慮什么？（東信筆試題） 
19、在CMOS電路中，要有一個(gè)單管作為開(kāi)關(guān)管精確傳遞模擬低電平，這個(gè)單管你會(huì )用P管 還是N管，為什么？（仕蘭微電子） 
20、給出多個(gè)mos管組成的電路求5個(gè)點(diǎn)的電壓。(Infineon筆試試題) 
21、電壓源、電流源是集成電路中經(jīng)常用到的模塊，請畫(huà)出你知道的線(xiàn)路結構，簡(jiǎn)單描述 其優(yōu)缺點(diǎn)。（仕蘭微電子） 
22、畫(huà)電流偏置的產(chǎn)生電路，并解釋。（凹凸） 
23、史密斯特電路,求回差電壓。（華為面試題） 
24、晶體振蕩器,好像是給出振蕩頻率讓你求周期(應該是單片機的,12分之一周期....)   （華為面試題） 
25、LC正弦波振蕩器有哪幾種三點(diǎn)式振蕩電路，分別畫(huà)出其原理圖。（仕蘭微電子） 
26、VCO是什么,什么參數(壓控振蕩器?) （華為面試題） 
27、鎖相環(huán)有哪幾部分組成？（仕蘭微電子） 
28、鎖相環(huán)電路組成，振蕩器（比如用D觸發(fā)器如何搭）。（未知） 
29、求鎖相環(huán)的輸出頻率，給了一個(gè)鎖相環(huán)的結構圖。（未知） 
30、如果公司做高頻電子的，可能還要RF知識，調頻，鑒頻鑒相之類(lèi)，不一一列舉。（未知） 
31、一電源和一段傳輸線(xiàn)相連（長(cháng)度為L(cháng),傳輸時(shí)間為T(mén)），畫(huà)出終端處波形，考慮傳輸線(xiàn) 無(wú)損耗。給出電源電壓波形圖，要求繪制終端波形圖。（未知） 
32、微波電路的匹配電阻。（未知） 
33、DAC和ADC的實(shí)現各有哪些方法？（仕蘭微電子） 
34、A/D電路組成、工作原理。（未知） 
35、實(shí)際工作所需要的一些技術(shù)知識(面試容易問(wèn)到)。如電路的低功耗，穩定，高速如何做到，調運放，布版圖注意的地方等等,一般會(huì )針對簡(jiǎn)歷上你所寫(xiě)做過(guò)的東西具體問(wèn)，肯定會(huì )問(wèn)得很細（所以別把什么都寫(xiě)上，精通之類(lèi)的詞也別用太多了），這個(gè)東西各個(gè)人就 不一樣了，不好說(shuō)什么了。（未知）  {{分頁(yè)}}

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                       數字電路 
1、同步電路和異步電路的區別是什么？（仕蘭微電子） 
2、什么是同步邏輯和異步邏輯？（漢王筆試） 
同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒(méi)有固定的因果關(guān)系。 
3、什么是"線(xiàn)與"邏輯，要實(shí)現它，在硬件特性上有什么具體要求？（漢王筆試） 
線(xiàn)與邏輯是兩個(gè)輸出信號相連可以實(shí)現與的功能。在硬件上，要用oc門(mén)來(lái)實(shí)現，由于不用 oc門(mén)可能使灌電流過(guò)大，而燒壞邏輯門(mén)。 同時(shí)在輸出端口應加一個(gè)上拉電阻。 
4、什么是Setup 和Holdup時(shí)間？（漢王筆試） 
5、setup和holdup時(shí)間,區別.（南山之橋） 
6、解釋setup time和hold time的定義和在時(shí)鐘信號延遲時(shí)的變化。（未知） 
7、解釋setup和hold time violation，畫(huà)圖說(shuō)明，并說(shuō)明解決辦法。（威盛VIA  
2003.11.06 上海筆試試題） 
Setup/hold time   是測試芯片對輸入信號和時(shí)鐘信號之間的時(shí)間要求。建立時(shí)間是指觸發(fā) 器的時(shí)鐘信號上升沿到來(lái)以前，數據穩定不變的時(shí)間。輸入信號應提前時(shí)鐘上升沿（如上升沿有效）T時(shí)間到達芯片，這個(gè)T就是建立時(shí)間-Setup time.如不滿(mǎn)足setup time,這個(gè)數據就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數據才能被打入觸發(fā)器。 保持時(shí)間是指觸發(fā)器的時(shí)鐘信號上升沿到來(lái)以后，數據穩定不變的時(shí)間。如果hold time 不夠，數據同樣不能被打入觸發(fā)器。 
建立時(shí)間(Setup Time)和保持時(shí)間（Hold time）。建立時(shí)間是指在時(shí)鐘邊沿前，數據信 號需要保持不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數據信號需要保持不變的時(shí)間。如果不滿(mǎn)足建立和保持時(shí)間的話(huà)，那么DFF將不能正確地采樣到數據，將會(huì )出現   metastability的情況。如果數據信號在時(shí)鐘沿觸發(fā)前后持續的時(shí)間均超過(guò)建立和保持時(shí) 間，那么超過(guò)量就分別被稱(chēng)為建立時(shí)間裕量和保持時(shí)間裕量。 
8、說(shuō)說(shuō)對數字邏輯中的競爭和冒險的理解，并舉例說(shuō)明競爭和冒險怎樣消除。（仕蘭微 電子） 
9、什么是競爭與冒險現象？怎樣判斷？如何消除？（漢王筆試） 
在組合邏輯中，由于門(mén)的輸入信號通路中經(jīng)過(guò)了不同的延時(shí)，導致到達該門(mén)的時(shí)間不一致叫競爭。產(chǎn)生毛刺叫冒險。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現象。解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。 
10、你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？（漢王筆試） 
常用邏輯電平：12V，5V，3.3V；TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。 
11、如何解決亞穩態(tài)。（飛利浦－大唐筆試） 
亞穩態(tài)是指觸發(fā)器無(wú)法在某個(gè)規定時(shí)間段內達到一個(gè)可確認的狀態(tài)。當一個(gè)觸發(fā)器進(jìn)入亞 
穩態(tài)時(shí)，既無(wú)法預測該單元的輸出電平，也無(wú)法預測何時(shí)輸出才能穩定在某個(gè)正確的電平 
上。在這個(gè)穩定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無(wú) 
用的輸出電平可以沿信號通道上的各個(gè)觸發(fā)器級聯(lián)式傳播下去。 
12、IC設計中同步復位與 異步復位的區別。（南山之橋） 
13、MOORE 與 MEELEY狀態(tài)機的特征。（南山之橋） 
14、多時(shí)域設計中,如何處理信號跨時(shí)域。（南山之橋） 
15、給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍。（飛利浦－大唐筆試） 
Delay < period - setup – hold 
16、時(shí)鐘周期為T(mén),觸發(fā)器D1的建立時(shí)間最大為T(mén)1max，最小為T(mén)1min。組合邏輯電路最大延 
遲為T(mén)2max,最小為T(mén)2min。問(wèn)，觸發(fā)器D2的建立時(shí)間T3和保持時(shí)間應滿(mǎn)足什么條件。（華 
為） 
17、給出某個(gè)一般時(shí)序電路的圖，有Tsetup,Tdelay,Tck->q,還有 clock的delay,寫(xiě)出決 
定最大時(shí)鐘的因素，同時(shí)給出表達式。（威盛VIA 2003.11.06 上海筆試試題） 
18、說(shuō)說(shuō)靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)。（威盛VIA 2003.11.06 上海筆試試題） 
19、一個(gè)四級的Mux,其中第二級信號為關(guān)鍵信號 如何改善timing。（威盛VIA  
2003.11.06 上海筆試試題） 
20、給出一個(gè)門(mén)級的圖，又給了各個(gè)門(mén)的傳輸延時(shí)，問(wèn)關(guān)鍵路徑是什么，還問(wèn)給出輸入， 
使得輸出依賴(lài)于關(guān)鍵路徑。（未知） 
21、邏輯方面數字電路的卡諾圖化簡(jiǎn)，時(shí)序（同步異步差異），觸發(fā)器有幾種（區別，優(yōu) 
點(diǎn)），全加器等等。（未知） 
22、卡諾圖寫(xiě)出邏輯表達使。（威盛VIA 2003.11.06 上海筆試試題） 
23、化簡(jiǎn)F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛） 
24、please show the CMOS inverter schmatic,layout and its cross sectionwith P- 
well process.Plot its transfer curve (Vout-Vin) And also explain the  
operation region of PMOS and NMOS for each segment of the transfer curve? （威 
盛筆試題circuit design-beijing-03.11.09） 
25、To design a CMOS invertor with balance rise and fall time,please define  
the ration of channel width of PMOS and NMOS and explain? 
26、為什么一個(gè)標準的倒相器中P管的寬長(cháng)比要比N管的寬長(cháng)比大？（仕蘭微電子） 
27、用mos管搭出一個(gè)二輸入與非門(mén)。（揚智電子筆試） 
28、please draw the transistor level schematic of a cmos 2 input AND gate and  
explain which input has faster response for output rising edge.(less delay  
time)。（威盛筆試題circuit design-beijing-03.11.09） 
29、畫(huà)出NOT,NAND,NOR的符號，真值表，還有transistor level的電路。（Infineon筆 
試）  
30、畫(huà)出CMOS的圖，畫(huà)出tow-to-one mux gate。（威盛VIA 2003.11.06 上海筆試試題） 
31、用一個(gè)二選一mux和一個(gè)inv實(shí)現異或。（飛利浦－大唐筆試） 
32、畫(huà)出Y=A*B+C的cmos電路圖。（科廣試題） 
33、用邏輯們和cmos電路實(shí)現ab+cd。（飛利浦－大唐筆試） 
34、畫(huà)出CMOS電路的晶體管級電路圖，實(shí)現Y=A*B+C(D+E)。（仕蘭微電子） 
35、利用4選1實(shí)現F(x,y,z)=xz+yz’。（未知） 
36、給一個(gè)表達式f=xxxx+xxxx+xxxxx+xxxx用最少數量的與非門(mén)實(shí)現（實(shí)際上就是化 
簡(jiǎn)）。 
37、給出一個(gè)簡(jiǎn)單的由多個(gè)NOT,NAND,NOR組成的原理圖，根據輸入波形畫(huà)出各點(diǎn)波形。 
（Infineon筆試） 
38、為了實(shí)現邏輯（A XOR B）OR （C AND D），請選用以下邏輯中的一種，并說(shuō)明為什 
么？1）INV    2）AND    3）OR    4）NAND    5）NOR    6）XOR   答案：NAND（未知） 
39、用與非門(mén)等設計全加法器。（華為） 
40、給出兩個(gè)門(mén)電路讓你分析異同。（華為） 
41、用簡(jiǎn)單電路實(shí)現，當A為輸入時(shí)，輸出B波形為…（仕蘭微電子） 
42、A,B,C,D,E進(jìn)行投票，多數服從少數，輸出是F（也就是如果A,B,C,D,E中1的個(gè)數比0 
多，那么F輸出為1，否則F為0），用與非門(mén)實(shí)現，輸入數目沒(méi)有限制。（未知） 
43、用波形表示D觸發(fā)器的功能。（揚智電子筆試） 
44、用傳輸門(mén)和倒向器搭一個(gè)邊沿觸發(fā)器。（揚智電子筆試） 
45、用邏輯們畫(huà)出D觸發(fā)器。（威盛VIA 2003.11.06 上海筆試試題） 
46、畫(huà)出DFF的結構圖,用verilog實(shí)現之。（威盛） 
47、畫(huà)出一種CMOS的D鎖存器的電路圖和版圖。（未知） 
48、D觸發(fā)器和D鎖存器的區別。（新太硬件面試） 
49、簡(jiǎn)述latch和filp-flop的異同。（未知） 
50、LATCH和DFF的概念和區別。（未知） 
51、latch與register的區別,為什么現在多用register.行為級描述中latch如何產(chǎn)生的。 
（南山之橋） 
52、用D觸發(fā)器做個(gè)二分顰的電路.又問(wèn)什么是狀態(tài)圖。（華為） 
53、請畫(huà)出用D觸發(fā)器實(shí)現2倍分頻的邏輯電路？（漢王筆試） 
54、怎樣用D觸發(fā)器、與或非門(mén)組成二分頻電路？（東信筆試） 
55、How many flip-flop circuits are needed to divide by 16?   (Intel) 16分頻？ 
56、用filp-flop和logic-gate設計一個(gè)1位加法器，輸入carryin和current-stage，輸出 
carryout和next-stage. （未知） 
57、用D觸發(fā)器做個(gè)4進(jìn)制的計數。（華為） 
58、實(shí)現N位Johnson Counter,N=5。（南山之橋） 
59、用你熟悉的設計方式設計一個(gè)可預置初值的7進(jìn)制循環(huán)計數器，15進(jìn)制的呢？（仕蘭 
微電子） 
60、數字電路設計當然必問(wèn)Verilog/VHDL，如設計計數器。（未知） 
61、BLOCKING NONBLOCKING 賦值的區別。（南山之橋） 
62、寫(xiě)異步D觸發(fā)器的verilog module。（揚智電子筆試） 
module dff8(clk , reset, d, q); 
input         clk; 
input         reset; 
input   [7:0] d; 
output [7:0] q; 
reg    [7:0] q; 
always @ (posedge clk or posedge reset) 
    if(reset) 
      q <= 0; 
    else 
      q <= d; 
endmodule 
63、用D觸發(fā)器實(shí)現2倍分頻的Verilog描述？ （漢王筆試） 
module divide2( clk , clk_o, reset); 
    input      clk , reset; 
    output    clk_o; 
    wire in;  
reg out ; 
    always @ ( posedge clk or posedge reset) 
      if ( reset) 
        out <= 0; 
          else 
            out <= in; 
        assign in = ~out; 
        assign clk_o = out; 
      endmodule 
64、可編程邏輯器件在現代電子設計中越來(lái)越重要，請問(wèn)：a) 你所知道的可編程邏輯器 
件有哪些？ b) 試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。（漢王筆試） 
PAL，PLD，CPLD，FPGA。 
module dff8(clk , reset, d, q); 
input         clk; 
input         reset; 
input    d; 
output   q; 
reg q; 
always @ (posedge clk or posedge reset) 
    if(reset) 
      q <= 0; 
    else 
      q <= d; 
endmodule 
65、請用HDL描述四位的全加法器、5分頻電路。（仕蘭微電子） 
66、用VERILOG或VHDL寫(xiě)一段代碼，實(shí)現10進(jìn)制計數器。（未知） 
67、用VERILOG或VHDL寫(xiě)一段代碼，實(shí)現消除一個(gè)glitch。（未知） 
68、一個(gè)狀態(tài)機的題目用verilog實(shí)現（不過(guò)這個(gè)狀態(tài)機畫(huà)的實(shí)在比較差，很容易誤解 
的）。（威盛VIA 2003.11.06 上海筆試試題） 
69、描述一個(gè)交通信號燈的設計。（仕蘭微電子） 
70、畫(huà)狀態(tài)機，接受1，2，5分錢(qián)的賣(mài)報機，每份報紙5分錢(qián)。（揚智電子筆試） 
71、設計一個(gè)自動(dòng)售貨機系統，賣(mài)soda水的，只能投進(jìn)三種硬幣，要正確的找回錢(qián) 
數。        （1）畫(huà)出fsm（有限狀態(tài)機）；（2）用verilog編程，語(yǔ)法要符合fpga設計 
的要求。（未知） 
72、設計一個(gè)自動(dòng)飲料售賣(mài)機，飲料10分錢(qián)，硬幣有5分和10分兩種，并考慮找零：（1） 
畫(huà)出fsm（有限狀態(tài)機）；（2）用verilog編程，語(yǔ)法要符合fpga設計的要求；（3）設計 
工程中可使用的工具及設計大致過(guò)程。（未知） 
73、畫(huà)出可以檢測10010串的狀態(tài)圖,并verilog實(shí)現之。（威盛） 
74、用FSM實(shí)現101101的序列檢測模塊。（南山之橋） 
a為輸入端，b為輸出端，如果a連續輸入為1101則b輸出為1，否則為0。 
例如a： 0001100110110100100110 
        b： 0000000000100100000000 
     請畫(huà)出state machine；請用RTL描述其state machine。（未知） 
75、用verilog/vddl檢測stream中的特定字符串（分狀態(tài)用狀態(tài)機寫(xiě)）。（飛利浦－大唐 
筆試） 
76、用verilog/vhdl寫(xiě)一個(gè)fifo控制器(包括空，滿(mǎn)，半滿(mǎn)信號)。（飛利浦－大唐筆試） 
77、現有一用戶(hù)需要一種集成電路產(chǎn)品，要求該產(chǎn)品能夠實(shí)現如下功能：y=lnx，其中，x 
為4位二進(jìn)制整數輸入信號。y為二進(jìn)制小數輸出，要求保留兩位小數。電源電壓為3~5v假 
設公司接到該項目后，交由你來(lái)負責該產(chǎn)品的設計，試討論該產(chǎn)品的設計全程。（仕蘭微 
電子） 
78、sram，falsh memory，及dram的區別？（新太硬件面試） 
79、給出單管DRAM的原理圖(西電版《數字電子技術(shù)基礎》作者楊頌華、馮毛官205頁(yè)圖9 
－14b)，問(wèn)你有什么辦法提高refresh time，總共有5個(gè)問(wèn)題，記不起來(lái)了。（降低溫 
度，增大電容存儲容量）（Infineon筆試） 
80、Please draw schematic of a common SRAM cell with 6 transistors,point out  
which nodes can store data and which node is word line control? （威盛筆試題 
circuit design-beijing-03.11.09） 
81、名詞:sram,ssram,sdram 
名詞IRQ,BIOS,USB,VHDL,SDR 
IRQ:    Interrupt ReQuest 
BIOS:   Basic Input Output System 
USB:   Universal Serial Bus 
VHDL: VHIC Hardware Description Language 
SDR:   Single Data Rate 
　　壓控振蕩器的英文縮寫(xiě)(VCO)。 
　　動(dòng)態(tài)隨機存儲器的英文縮寫(xiě)(DRAM)。 
名詞解釋?zhuān)瑹o(wú)聊的外文縮寫(xiě)罷了，比如PCI、ECC、DDR、interrupt、pipeline、 
IRQ,BIOS,USB,VHDL,VLSI VCO(壓控振蕩器) RAM (動(dòng)態(tài)隨機存儲器)，FIR IIR DFT(離散 
傅立葉變換)或者是中文的，比如：a.量化誤差   b.直方圖   c.白平衡  

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                         IC設計基礎（流程、工藝、版圖、器件） 
1、我們公司的產(chǎn)品是集成電路，請描述一下你對集成電路的認識，列舉一些與集成電路 
相關(guān)的內容（如講清楚模擬、數字、雙極型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA 
等的概念）。（仕蘭微面試題目） 
2、FPGA和ASIC的概念，他們的區別。（未知） 
答案：FPGA是可編程ASIC。 
ASIC:專(zhuān)用集成電路，它是面向專(zhuān)門(mén)用途的電路，專(zhuān)門(mén)為一個(gè)用戶(hù)設計和制造的。根據一 
個(gè)用戶(hù)的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與 
門(mén)陣列等其它ASIC(Application Specific IC)相比，它們又具有設計開(kāi)發(fā)周期短、設計 
制造成本低、開(kāi)發(fā)工具先進(jìn)、標準產(chǎn)品無(wú)需測試、質(zhì)量穩定以及可實(shí)時(shí)在線(xiàn)檢驗等優(yōu)點(diǎn) 
3、什么叫做OTP片、掩膜片，兩者的區別何在？（仕蘭微面試題目） 
4、你知道的集成電路設計的表達方式有哪幾種？（仕蘭微面試題目） 
5、描述你對集成電路設計流程的認識。（仕蘭微面試題目） 
6、簡(jiǎn)述FPGA等可編程邏輯器件設計流程。（仕蘭微面試題目） 
7、IC設計前端到后端的流程和eda工具。（未知） 
8、從RTL synthesis到tape out之間的設計flow,并列出其中各步使用的tool.（未知） 
9、Asic的design flow。（威盛VIA 2003.11.06 上海筆試試題） 
10、寫(xiě)出asic前期設計的流程和相應的工具。（威盛） 
11、集成電路前段設計流程，寫(xiě)出相關(guān)的工具。（揚智電子筆試） 
先介紹下IC開(kāi)發(fā)流程： 
1.）代碼輸入（design input) 
用vhdl或者是verilog語(yǔ)言來(lái)完成器件的功能描述，生成hdl代碼 
語(yǔ)言輸入工具：SUMMIT    VISUALHDL 
             MENTOR    RENIOR 
圖形輸入:     composer(cadence);  
             viewlogic (viewdraw) 
2.）電路仿真（circuit simulation) 
將vhd代碼進(jìn)行先前邏輯仿真，驗證功能描述是否正確 
數字電路仿真工具： 
     Verolog：   CADENCE      Verolig-XL 
                SYNOPSYS     VCS 
                MENTOR       Modle-sim 
      VHDL :     CADENCE      NC-vhdl 
                SYNOPSYS     VSS 
                MENTOR       Modle-sim 
模擬電路仿真工具： 
                ***ANTI HSpice pspice，spectre micro microwave:     eesoft : hp 
3.）邏輯綜合（synthesis tools) 
邏輯綜合工具可以將設計思想vhd代碼轉化成對應一定工藝手段的門(mén)級電路；將初級仿真 中所沒(méi)有考慮的門(mén)沿（gates delay）反標到生成的門(mén)級網(wǎng)表中,返回電路仿真階段進(jìn)行再 仿真。最終仿真結果生成的網(wǎng)表稱(chēng)為物理網(wǎng)表。 
12、請簡(jiǎn)述一下設計后端的整個(gè)流程？（仕蘭微面試題目） 
13、是否接觸過(guò)自動(dòng)布局布線(xiàn)？請說(shuō)出一兩種工具軟件。自動(dòng)布局布線(xiàn)需要哪些基本元 素？（仕蘭微面試題目） 
14、描述你對集成電路工藝的認識。（仕蘭微面試題目） 
15、列舉幾種集成電路典型工藝。工藝上常提到0.25,0.18指的是什么？（仕蘭微面試題 目） 
16、請描述一下國內的工藝現狀。（仕蘭微面試題目） 
17、半導體工藝中，摻雜有哪幾種方式？（仕蘭微面試題目） 
18、描述CMOS電路中閂鎖效應產(chǎn)生的過(guò)程及最后的結果？（仕蘭微面試題目） 
19、解釋latch-up現象和Antenna effect和其預防措施.（未知） 
20、什么叫Latchup?（科廣試題） 
21、什么叫窄溝效應? （科廣試題） 
22、什么是NMOS、PMOS、CMOS？什么是增強型、耗盡型？什么是PNP、NPN？他們有什么差 
別？（仕蘭微面試題目） 
23、硅柵COMS工藝中N阱中做的是P管還是N管，N阱的阱電位的連接有什么要求？（仕蘭微 
面試題目） 
24、畫(huà)出CMOS晶體管的CROSS-OVER圖（應該是縱剖面圖），給出所有可能的傳輸特性和轉 
移特性。（Infineon筆試試題） 
25、以interver為例,寫(xiě)出N阱CMOS的process流程,并畫(huà)出剖面圖。（科廣試題） 
26、Please explain how we describe the resistance in semiconductor. Compare  
the resistance of a metal,poly and diffusion in tranditional CMOS process.（威 
盛筆試題circuit design-beijing-03.11.09） 
27、說(shuō)明mos一半工作在什么區。（凹凸的題目和面試） 
28、畫(huà)p-bulk 的nmos截面圖。（凹凸的題目和面試） 
29、寫(xiě)schematic note（？）， 越多越好。（凹凸的題目和面試） 
30、寄生效應在ic設計中怎樣加以克服和利用。（未知） 
31、太底層的MOS管物理特***覺(jué)一般不大會(huì )作為筆試面試題，因為全是微電子物理，公 
式推導太羅索，除非面試出題的是個(gè)老學(xué)究。IC設計的話(huà)需要熟悉的軟件: Cadence,  
Synopsys, Avant，UNIX當然也要大概會(huì )操作。 
32、unix 命令cp -r, rm,uname。（揚智電子筆試） 

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                           單片機、MCU、計算機原理 
1、簡(jiǎn)單描述一個(gè)單片機系統的主要組成模塊，并說(shuō)明各模塊之間的數據流流向和控制流 
流向。簡(jiǎn)述單片機應用系統的設計原則。（仕蘭微面試題目） 
2、畫(huà)出8031與2716（2K*8ROM）的連線(xiàn)圖，要求采用三-八譯碼器，8031的P2.5,P2.4和 
P2.3參加譯碼，基本地址范圍為3000H-3FFFH。該2716有沒(méi)有重疊地址？根據是什么？若 
有，則寫(xiě)出每片2716的重疊地址范圍。（仕蘭微面試題目） 
3、用8051設計一個(gè)帶一個(gè)8*16鍵盤(pán)加驅動(dòng)八個(gè)數碼管（共陽(yáng)）的原理圖。（仕蘭微面試 
題目） 
4、PCI總線(xiàn)的含義是什么？PCI總線(xiàn)的主要特點(diǎn)是什么？ （仕蘭微面試題目） 
5、中斷的概念？簡(jiǎn)述中斷的過(guò)程。（仕蘭微面試題目） 
6、如單片機中斷幾個(gè)/類(lèi)型，編中斷程序注意什么問(wèn)題；（未知） 
7、要用一個(gè)開(kāi)環(huán)脈沖調速系統來(lái)控制直流電動(dòng)機的轉速，程序由8051完成。簡(jiǎn)單原理如 
下：由P3.4輸出脈沖的占空比來(lái)控制轉速，占空比越大，轉速越快；而占空比由K7-K0八 
個(gè)開(kāi)關(guān)來(lái)設置，直接與P1口相連（開(kāi)關(guān)撥到下方時(shí)為"0"，撥到上方時(shí)為"1"，組成一個(gè)八 
位二進(jìn)制數N），要求占空比為N/256。   （仕蘭微面試題目） 
　　 下面程序用計數法來(lái)實(shí)現這一功能，請將空余部分添完整。   
　　 MOV P1，#0FFH   
　　 LOOP1 ：MOV R4，#0FFH   
　　 --------   
　　 MOV R3，#00H   
　　 LOOP2 ：MOV A，P1   
　　 --------   
　　 SUBB A，R3   
　　 JNZ SKP1   
　　 --------   
　　 SKP1：MOV C，70H   
　　 MOV P3.4，C   
　　 ACALL DELAY ：此延時(shí)子程序略   
　　 --------   
　　 --------   
　　 AJMP LOOP1   
8、單片機上電后沒(méi)有運轉，首先要檢查什么？（東信筆試題） 
9、What is PC Chipset? （揚智電子筆試） 
芯片組（Chipset）是主板的核心組成部分，按照在主板上的排列位置的不同，通常分為 
北橋芯片和南橋芯片。北橋芯片提供對CPU的類(lèi)型和主頻、內存的類(lèi)型和最大容量、 
ISA/PCI/AGP插槽、ECC糾錯等支持。南橋芯片則提供對KBC（鍵盤(pán)控制器）、RTC（實(shí)時(shí)時(shí) 
鐘控制器）、USB（通用串行總線(xiàn)）、Ultra DMA/33(66)EIDE數據傳輸方式和ACPI（高級 
能源管理）等的支持。其中北橋芯片起著(zhù)主導性的作用，也稱(chēng)為主橋（Host Bridge）。 
　　除了最通用的南北橋結構外，目前芯片組正向更高級的加速集線(xiàn)架構發(fā)展，Intel的 
8xx系列芯片組就是這類(lèi)芯片組的代表，它將一些子系統如IDE接口、音效、MODEM和USB直 
接接入主芯片，能夠提供比PCI總線(xiàn)寬一倍的帶寬，達到了266MB/s。 
    10、如果簡(jiǎn)歷上還說(shuō)做過(guò)cpu之類(lèi)，就會(huì )問(wèn)到諸如cpu如何工作，流水線(xiàn)之類(lèi)的問(wèn)題。 
（未知） 
11、計算機的基本組成部分及其各自的作用。（東信筆試題） 
12、請畫(huà)出微機接口電路中，典型的輸入設備與微機接口邏輯示意圖（數據接口、控制接 
口、所存器/緩沖器）。 （漢王筆試） 
13、cache的主要部分什么的。（威盛VIA 2003.11.06 上海筆試試題） 
14、同步異步傳輸的差異（未知） 
15、串行通信與同步通信異同,特點(diǎn),比較。（華為面試題） 
16、RS232c高電平脈沖對應的TTL邏輯是?(負邏輯?) （華為面試題） 

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                                      信號與系統 
1、的話(huà)音頻率一般為300~3400HZ，若對其采樣且使信號不失真，其最小的采樣頻率應為 
多大？若采用8KHZ的采樣頻率，并采用8bit的PCM編碼，則存儲一秒鐘的信號數據量有多 
大？（仕蘭微面試題目） 
2、什么耐奎斯特定律,怎么由模擬信號轉為數字信號。（華為面試題） 
3、如果模擬信號的帶寬為 5khz,要用8K的采樣率，怎么辦？ (lucent) 兩路？ 
4、信號與系統:在時(shí)域與頻域關(guān)系。（華為面試題） 
5、給出時(shí)域信號，求其直流分量。（未知） 
6、給出一時(shí)域信號，要求（1）寫(xiě)出頻率分量，（2）寫(xiě)出其傅立葉變換級數；（3）當波 
形經(jīng)過(guò)低通濾波器濾掉高次諧波而只保留一次諧波時(shí)，畫(huà)出濾波后的輸出波形。（未知） 
7、sketch 連續正弦信號和連續矩形波(都有圖)的傅立葉變換 。（Infineon筆試試題） 
8、拉氏變換和傅立葉變換的表達式及聯(lián)系。（新太硬件面題） 

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                                DSP、嵌入式、軟件等 
1、請用方框圖描述一個(gè)你熟悉的實(shí)用數字信號處理系統，并做簡(jiǎn)要的分析；如果沒(méi)有， 
也可以自己設計一個(gè)簡(jiǎn)單的數字信號處理系統，并描述其功能及用途。（仕蘭微面試題 
目） 
2、數字濾波器的分類(lèi)和結構特點(diǎn)。（仕蘭微面試題目） 
3、IIR，FIR濾波器的異同。（新太硬件面題） 
4、拉氏變換與Z變換公式等類(lèi)似東西，隨便翻翻書(shū)把如.h(n)=-a*h(n-1)+b*δ(n)   a.求h 
(n)的z變換；b.問(wèn)該系統是否為穩定系統；c.寫(xiě)出FIR數字濾波器的差分方程；（未知） 
5、DSP和通用處理器在結構上有什么不同，請簡(jiǎn)要畫(huà)出你熟悉的一種DSP結構圖。（信威 
dsp軟件面試題） 
6、說(shuō)說(shuō)定點(diǎn)DSP和浮點(diǎn)DSP的定義（或者說(shuō)出他們的區別）（信威dsp軟件面試題） 
7、說(shuō)說(shuō)你對循環(huán)尋址和位反序尋址的理解.（信威dsp軟件面試題） 
8、請寫(xiě)出【－8，7】的二進(jìn)制補碼，和二進(jìn)制偏置碼。用Q15表示出0.5和－0.5.（信威 
dsp軟件面試題） 
9、DSP的結構（哈佛結構）；（未知） 
10、嵌入式處理器類(lèi)型(如ARM)，操作系統種類(lèi)（Vxworks,ucos,winCE,linux），操作系 
統方面偏CS方向了，在CS篇里面講了；（未知） 
11、有一個(gè)LDO芯片將用于對手機供電，需要你對他進(jìn)行評估，你將如何設計你的測試項 
目？ 
12、某程序在一個(gè)嵌入式系統（200M CPU，50M SDRAM）中已經(jīng)最優(yōu)化了，換到零一個(gè)系 
統（300M CPU，50M SDRAM）中是否還需要優(yōu)化？ （Intel）  
13、請簡(jiǎn)要描述HUFFMAN編碼的基本原理及其基本的實(shí)現方法。（仕蘭微面試題目） 
14、說(shuō)出OSI七層網(wǎng)絡(luò )協(xié)議中的四層（任意四層）。（仕蘭微面試題目） 
15、A）   （仕蘭微面試題目） 
　?。 nclude   
　　void testf(int*p)   
　　{   
　　*p+=1;   
　　}   
　　main()   
　　{   
　　int *n,m[2];   
　　n=m;   
　　m[0]=1;   
　　m[1]=8;   
　　testf(n);   
　　printf("Data value is %d ",*n);   
　　}   
　　------------------------------   
　　B)   
　?。 nclude   
　　void testf(int**p)   
　　{   
　　*p+=1;   
　　}   
　　main()   
　　{int *n,m[2];   
　　n=m;   
　　m[0]=1;   
　　m[1]=8;   
　　testf(&n);   
　　printf(Data value is %d",*n);   
　　}   
　　下面的結果是程序A還是程序B的？   
　　Data value is 8   
　　那么另一段程序的結果是什么？   
16、那種排序方法最快? （華為面試題） 
17、寫(xiě)出兩個(gè)排序算法,問(wèn)哪個(gè)好？（威盛） 
18、編一個(gè)簡(jiǎn)單的求n!的程序 。（Infineon筆試試題） 
19、用一種編程語(yǔ)言寫(xiě)n!的算法。（威盛VIA 2003.11.06 上海筆試試題） 
20、用C語(yǔ)言寫(xiě)一個(gè)遞歸算法求N??；（華為面試題）  
21、給一個(gè)C的函數，關(guān)于字符串和數組，找出錯誤；（華為面試題）  
22、防火墻是怎么實(shí)現的？ （華為面試題） 
23、你對哪方面編程熟悉？（華為面試題） 
24、冒泡排序的原理。（新太硬件面題） 
25、操作系統的功能。（新太硬件面題） 
26、學(xué)過(guò)的計算機語(yǔ)言及開(kāi)發(fā)的系統。（新太硬件面題） 
27、一個(gè)農夫發(fā)現圍成正方形的圍欄比長(cháng)方形的節省4個(gè)木樁但是面積一樣.羊的數目和正 方形圍欄的樁子的個(gè)數一樣但是小于36，問(wèn)有多少羊？（威盛） 
28、C語(yǔ)言實(shí)現統計某個(gè)cell在某.v文件調用的次數(這個(gè)題目真bt) （威盛VIA  
2003.11.06 上海筆試試題） 
29、用C語(yǔ)言寫(xiě)一段控制手機中馬達振子的驅動(dòng)程序。(威勝) 
30、用perl或TCL/Tk實(shí)現一段字符串識別和比較的程序。（未知） 
31、給出一個(gè)堆棧的結構，求中斷后顯示結果，主要是考堆棧壓入返回地址存放在低端地 址還是高端。（未知） 
32、一些DOS命令，如顯示文件，拷貝，刪除。（未知） 
33、設計一個(gè)類(lèi)，使得該類(lèi)任何形式的派生類(lèi)無(wú)論怎么定義和實(shí)現，都無(wú)法產(chǎn)生任何對象 實(shí)例。（IBM） 
34、What is pre-emption? (Intel) 
35、What is the state of a process if a resource is not available? (Intel) 
36、三個(gè) float a,b,c;問(wèn)值（a+b）+c==(b+a)+c， (a+b)+c==(a+c)+b。(Intel)   
37、把一個(gè)鏈表反向填空。   (lucent) 
38、x^4+a*x^3+x^2+c*x+d 最少需要做幾次乘法？ (Dephi) 

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                                   主觀(guān)題 
1、你認為你從事研發(fā)工作有哪些特點(diǎn)？（仕蘭微面試題目） 
2、說(shuō)出你的最大弱點(diǎn)及改進(jìn)方法。（威盛VIA 2003.11.06 上海筆試試題） 
3、說(shuō)出你的理想。說(shuō)出你想達到的目標。 題目是英文出的，要用英文回答。（威盛VIA   2003.11.06 上海筆試試題） 

4、我們將研發(fā)人員分為若干研究方向，對協(xié)議和算法理解（主要應用在網(wǎng)絡(luò )通信、圖象 語(yǔ)音壓縮方面）、電子系統方案的研究、用MCU、DSP編程實(shí)現電路功能、用ASIC設計技術(shù) 設計電路（包括MCU、DSP本身）、電路功能模塊設計（包括模擬電路和數字電路）、集成 電路后端設計（主要是指綜合及自動(dòng)布局布線(xiàn)技術(shù)）、集成電路設計與工藝接口的研究。 

你希望從事哪方面的研究？（可以選擇多個(gè)方向。另外，已經(jīng)從事過(guò)相關(guān)研發(fā)的人員可以詳細描述你的研發(fā)經(jīng)歷）。（仕蘭微面試題目） 

5、請談?wù)剬σ粋€(gè)系統設計的總體思路。針對這個(gè)思路，你覺(jué)得應該具備哪些方面的知 識？（仕蘭微面試題目） 

6、設想你將設計完成一個(gè)電子電路方案。請簡(jiǎn)述用EDA軟件（如PROTEL）進(jìn)行設計（包括 原理圖和PCB圖）到調試出樣機的整個(gè)過(guò)程。在各環(huán)節應注意哪些問(wèn)題？電源的穩定，電 容的選取，以及布局的大小。（漢王筆試） 

共同的注意點(diǎn) 

1.一般情況下，面試官主要根據你的簡(jiǎn)歷提問(wèn)，所以一定要對自己負責，把簡(jiǎn)歷上的東西搞明白； 

2.個(gè)別招聘針對性特別強，就招目前他們確的方向的人，這種情況下，就要投其所好，盡 量介紹其所關(guān)心的東西。 

3.其實(shí)技術(shù)面試并不難，但是由于很多東西都忘掉了，才覺(jué)得有些難。所以最好在面試前 把該看的書(shū)看看。 

4.雖然說(shuō)技術(shù)面試是實(shí)力的較量與體現，但是不可否認，由于不用面試官/公司所專(zhuān)領(lǐng)域 及愛(ài)好不同，也有面試也有很大的偶然性，需要冷靜對待。不能因為被拒，就否認自己或 責罵公司。 

5.面試時(shí)要take it easy，對越是自己鐘情的公司越要這樣。