高速ADC應用中降低電源噪聲的方法

在A(yíng)DC設計中，噪聲有多個(gè)來(lái)源，主要是 ADC 自身的電源，特別是在轉換器周?chē)O計和放置的電路走向。通過(guò)優(yōu)化的設計考慮，可以把噪聲對高速采集應用的影響最小化。
數字電路通常會(huì )在其電源線(xiàn)路上產(chǎn)生噪聲。如果還使用相同的電源對模擬或混合信號器件進(jìn)行供電，則此噪聲可以通過(guò)它們的電源插針耦合至這些元件。從某種程度上來(lái)說(shuō)，它們的模擬或混合信號元件具有良好的電源抑制性能，這不會(huì )影響模擬或混合信號元件。
但是，正如數據表上所說(shuō)明的那樣，模擬和混合信號器件的電源抑制比 (PSRR) 通常指具有兩個(gè)不同穩定直流電源電壓的單個(gè)參數(例如偏移電壓)的差異。此規格很少提及元件在抑制電源上的高頻噪聲方面如何發(fā)揮效能。
有了高速 ADC，數字輸出驅動(dòng)器可以提供快速的邊緣速率。這將導致當輸出數據從邏輯低轉變?yōu)檫壿嫺邥r(shí)，ADC 的輸出驅動(dòng)器根據輸出的電容改變動(dòng)態(tài)電源電流大小。因此，如果不從 ADC 輸出驅動(dòng)器中對輸出驅動(dòng)器電源進(jìn)行去耦，輸出驅動(dòng)器電源 VDR 上引起的噪聲可能會(huì )干擾其它模擬電路。
因此，若要降低噪聲，當務(wù)之急就是把輸出總線(xiàn)電容最小化，以便以較小的電流對該電容進(jìn)行充電。第二點(diǎn)就是對電源進(jìn)行充分地去耦處理。

對電源進(jìn)行去耦
圖 1 顯示了電源去耦技術(shù)的一個(gè)例子。在本示例中，去耦技術(shù)用在12-bit、40 MSPS的ADC上。實(shí)際上，并非所有這些電容器均是必要的。通常，10mF電容器和 0.1mF 單片電容器的并聯(lián)組合足以滿(mǎn)足要求。最佳值可能根據選擇的特定 IC 以及操作頻率的變化而變化，因此必須確保遵照制造商的建議進(jìn)行操作。
ADCS9888 是一款 3 通道視頻捕獲 IC，用在平板顯示器、視頻投影儀以及其它需要捕獲高分辨率視頻數據的應用中，內部結構如圖2所示。它是三重 8-bit ADC，操作速度高達205MSPS。它還包括時(shí)鐘生成電路，用于根據視頻同步信息創(chuàng )建 25MHz~205MHz的高頻像素時(shí)鐘。要成功進(jìn)行操作，對模擬電路和 PLL/VCO 提供順暢且無(wú)噪聲的功率非常重要。 
VD是 IC內模擬和數字電路的主電源。VDD是數字數據輸出的電源。VDD可以在主電源之下的電壓值操作，VD降至 2.5V可以向更低的電壓電路提供便利的連接。PVD是鎖相環(huán)路電源。 PVD應該很好地進(jìn)行濾波、絕緣和去耦，以便為 PLL 和 VCO 電路提供非常穩定的低噪聲電壓源。
因此，向 ADCS9888 提供功率的最簡(jiǎn)單、最便宜的方式就是使用如同LM317的簡(jiǎn)單模擬穩壓器來(lái)將 +5V 的數字總線(xiàn)降低到 3.3V。但是這里存在著(zhù)一個(gè)潛在的噪聲問(wèn)題。
LM317 是適用于眾多應用的器件，但從 5V 下降到 3.3V 時(shí)則不建議采用該器件，因為 LM317 是標準下降電壓穩壓器，并且通常需要在Vin~Vout之間具有至少2V的壓降。由于不存在2V壓降，在VD的噪聲可以通過(guò)穩壓器方便地進(jìn)行耦合，并且出現在輸出端。
快速的修復措施就是使用類(lèi)似LM1117的準低壓降穩壓器。此器件在1.2V~1.3V的下降電壓范圍內進(jìn)行操作，具體電壓大小取決于負載電流和其它因素。因此，在 ADCS9888的電源和接地插針間具有足夠的本地高頻去耦，可以更好地使用工作系統。但是，在芯片的不同電源總線(xiàn)間仍然可能存在噪聲耦合。
除了本地去耦外，還可以在單個(gè)電源總線(xiàn)上添加濾波電路，正如上面的 ADC12040 示例，將三個(gè)電源總線(xiàn)分離為單個(gè)電源層。這些電源層可以全部位于相同的印刷電路板層上，但應該獨立分隔以減少耦合。 

接地選項
實(shí)際上，接地是極其重要的設計考慮?？梢圆捎脙煞N不同的方法。一種是使用拆分接地，其中包括模擬接地和數字接地，連接在一個(gè)點(diǎn)上。另一種方法是使用一個(gè)整體接地。
使用拆分接地可以很方便地獲得最佳防噪性能。 但可能遇到 RFI/EMI 問(wèn)題。盡管使用單個(gè)接地板難以獲得優(yōu)良的設計，但可以更容易地把RFI/EMI 問(wèn)題最小化；因此，建議使用單一接地方法。
為防止在單個(gè)接地板設計的模擬和數字回路電流間產(chǎn)生噪聲耦合，請仔細路由數字、模擬和 ADC 電源線(xiàn)。設計者不希望任何數字回路電流沿直線(xiàn)流動(dòng)從而經(jīng)過(guò)甚至接近其它模擬元件，特別是處理低電平信號和 ADC 的元件。接地電流流經(jīng)低電阻，并且可能導致在接地中出現一些噪聲變化。如果來(lái)自模擬元件的接地電流從模擬部件返回電源遵循相同的路徑，則模擬信號中的噪聲將會(huì )增加，并且將顯示在放大器和 ADC 中。
如果決定使用兩個(gè)接地板，則數字和模擬接地插針應該具有相同的電位。大多數數據表示它們應為100mV，后者有時(shí)為50mV或 250mV，但實(shí)際上它們應具有相同的電位。但是設計人員不應使用單個(gè)通孔將它們連接至接地板。應該將它們單獨連接，盡量分開(kāi),距離盡可能為2~3cm。原因是通路一般對于1~1.5nH的指令產(chǎn)生電感。該nH級電感是通過(guò)高速數字邊緣率出現的大阻抗，這樣的阻抗足以使數字信號在通路上產(chǎn)生噪聲，該噪聲可以耦合至模擬接地，因此在 ADC 的輸入端產(chǎn)生模擬噪聲。因此應盡量避免在相同位置的接地板中布置模擬和數字接地插針，但是模擬和數字接地插針應該具有相同的電位。更重要的是，需要把數字輸出驅動(dòng)器回路插針與其它接地插針?lè )指糸_(kāi)。

獨立的電源
ADCS9888 的濾波器網(wǎng)絡(luò )位于由穩壓器的通用 3.3V 總線(xiàn)拆分而成的三個(gè)不同的總線(xiàn)，即 VD、PVD 和 VDD的位置。濾波器元件值應選定在阻止噪聲源可能產(chǎn)生的頻率，或模擬電路對其非常敏感的頻率。產(chǎn)生的電路將在 ADC 中提供改進(jìn)的性能，并且還可以在 PLL/VCO 中降低時(shí)鐘抖動(dòng)。
為取得更好的性能，理想的解決方案將是為連接至 IC 的三個(gè)電源插針?lè )謩e使用不同的穩壓器，以便在不同負載之間以及輸入電壓和輸出之間提供附加的噪聲抑制。 
另一個(gè)好處是可以?xún)?yōu)化不同負載穩壓器的性能特性?？梢詫⒏唠娏?低成本的穩壓器用于使用更多功率以及對噪聲不太敏感的負載。低噪聲穩壓器可以用于敏感的 PLL/VCO 電路。
簡(jiǎn)而言之，通過(guò)消除電源以及周?chē)娐分械脑肼曉?，將?huì )大幅改進(jìn)數據采集設計中的防噪性能?！?/p>