全流程低功耗設計技術(shù)的應用

隨著(zhù)便攜式電子設備的日益使用，要求集成電路IC及SoC的功耗越來(lái)越低。在今后日益復雜的設計中，實(shí)現一個(gè)可靠的電源網(wǎng)絡(luò )以減小功耗變成了主要的挑戰。
對于使用者來(lái)說(shuō)，期待每一代新產(chǎn)品都具有新型功能，同時(shí)也希望產(chǎn)品的體積小并具有較長(cháng)的工作時(shí)間。解決這個(gè)難題的方法之一就是采用新型的IC設計技術(shù)，以提供小而且高效的晶體管。在整個(gè)設計流程中，為了使器件的性能和可靠性最優(yōu)，電源方面的限制非常關(guān)鍵。例如在邏輯門(mén)應用中，由于開(kāi)關(guān)從一種狀態(tài)轉換到另一種狀態(tài)從而引起動(dòng)態(tài)功耗。在開(kāi)關(guān)的轉換過(guò)程中，和晶體管門(mén)極相連的所有內部電容將會(huì )被充電，從而消耗功率。更為嚴重的是，門(mén)極也會(huì )給所有的外部電容充電，這些外部電容主要是導線(xiàn)產(chǎn)成的寄生電容以及和低端邏輯門(mén)相連的輸入電容。當邏輯門(mén)不執行操作或者不從一種狀態(tài)轉換到另一種狀態(tài)時(shí)，靜態(tài)功耗主要和邏輯門(mén)本身有關(guān)。從理論上說(shuō)，邏輯門(mén)此時(shí)是不消耗功率的，但實(shí)際上，晶體管的泄漏電流總會(huì )吸收一部分電流而消耗功率。即使單個(gè)邏輯門(mén)的靜態(tài)功耗相當小，但對于今天上千萬(wàn)個(gè)邏輯門(mén)產(chǎn)生的功耗也會(huì )變得很大。

考慮功耗的分布
無(wú)論是靜態(tài)還是動(dòng)態(tài)的功率消耗都會(huì )增加器件的工作溫度，為了和變化的溫度以及電源相適應，設計者通常都會(huì )改進(jìn)焊盤(pán)的導電特性并增加一些設計余量。
對于深亞微細(DSM)或者超深亞微細(UDSM)器件來(lái)說(shuō)，容易受到電壓降的影響。這種影響主要是在外部管腳和內部電路之間用來(lái)進(jìn)行網(wǎng)絡(luò )和地的功率分配時(shí)，由導線(xiàn)的電阻引起(在和直流電壓相關(guān)的電壓降中，電壓降的影響通常指IR降)。因此為了簡(jiǎn)化器件的設計應用，可以考慮在相同的源和地之間采用反向門(mén)鏈的方法，如圖1所示。
每個(gè)源和地之間都有一個(gè)小的電阻和它相連，意味者與主要電源最近的IC管腳和地管腳之間獲得最佳的電源性能，下一個(gè)鏈中的門(mén)獲得的電源稍微減弱，并在鏈中依次遞減。
在靜態(tài)或者交流壓降影響的情況下，當開(kāi)關(guān)從一種狀態(tài)轉換到另一種狀態(tài)或者龍其是整個(gè)電路快速關(guān)閉或者打開(kāi)時(shí)，問(wèn)題將會(huì )變得非常嚴重。這會(huì )導致短時(shí)的電壓尖峰，在電源鏈上門(mén)極獲得的電源性能將會(huì )立即降低。
由于邏輯門(mén)上電壓降的影響將會(huì )導致輸入/輸出的延時(shí)，破壞門(mén)時(shí)鐘周期，所以完整的分析和描述電壓降的影響變得非常重要。在欠壓驅動(dòng)的條件下，導線(xiàn)之間的延遲也會(huì )增加。
電壓降的影響使得門(mén)極對噪音干擾以及延遲影響增加，這時(shí)可以考慮采用降低局部電壓源的方法。尤其在延遲影響中，一個(gè)較強的信號很可能會(huì )加速或者減慢開(kāi)關(guān)的執行，這可由信號朝相同還是相反方向過(guò)渡判斷得到。例如，考慮兩個(gè)反向的開(kāi)關(guān)信號，此時(shí)很有可能導致網(wǎng)絡(luò )上的延遲增加，如圖2所示。
在線(xiàn)路中，電流密度較大將會(huì )引起電子遷移。在電源和地的情況中，電子遷移的影響是基于直流電的。當導線(xiàn)中的金屬離子遷移時(shí)，電流的流動(dòng)會(huì )產(chǎn)生電子風(fēng)，形成空隙和電子的堆積。
由于空隙的產(chǎn)生會(huì )增加導線(xiàn)阻抗從而產(chǎn)生電壓降，所以電源和地之間的電子遷移會(huì )導致時(shí)間選擇問(wèn)題，這樣會(huì )進(jìn)一步增加邏輯門(mén)開(kāi)關(guān)的延遲以及噪音的干擾。

實(shí)現低功耗的要求
今天，在分析和考慮功耗問(wèn)題時(shí)大部分的設計都集中在物理設計過(guò)程的后期階段，這對由設計前期階段產(chǎn)生的問(wèn)題無(wú)法解決。
低功耗要求使用任何可能的數據對與功耗相關(guān)的因素進(jìn)行完整的前期分析，并進(jìn)一步提煉精確數據直至功能實(shí)現為止，這樣潛在的問(wèn)題就可以得到識別并在前期得到解決。
在低功耗的設計實(shí)現中，在不同的階段要求對時(shí)間和電源的選擇進(jìn)行折中。因此為了保證精確有效地完成設計方案，在整個(gè)RTL-GDSII流程中采用低功耗優(yōu)化技術(shù)變得非常必要。
當前很多第三方提供的功耗分析工具還沒(méi)有完全集成到主設計環(huán)境中，需要使用多個(gè)數據庫或者把不同的數據庫模型組合成一個(gè)數據庫?；谶@些工具的設計環(huán)境需要對內部和外部之間的數據和文件進(jìn)行編譯和傳輸，這使數據管理變得笨重耗時(shí)。特別是在布局完后對錯誤的修改變得非常昂貴。而且當設計工具缺乏自動(dòng)分析能力而需要手動(dòng)修改時(shí)，如果手動(dòng)修改后的分析過(guò)程需要再進(jìn)一步運行而不是協(xié)同運行，手動(dòng)修改的結果可能不會(huì )正常工作或者引入新的問(wèn)題。
獲得不同設計工具之間的相互影響關(guān)系是比較困難的，在設計過(guò)程中可能會(huì )發(fā)現一些問(wèn)題，而有的問(wèn)題不可能發(fā)現。目前的設計環(huán)境尤其是納米技術(shù)中，可能最關(guān)注的問(wèn)題是電源、時(shí)序以及信號集成之間的相互影響，而在傳統的設計工具中是不可能同時(shí)考慮它們之間的影響及其關(guān)系的。
功耗分析工具集成度的缺乏使得用分析結果來(lái)定位和隔離時(shí)序、信號問(wèn)題時(shí)，會(huì )引入新的問(wèn)題，導致時(shí)間花費的增加。
基本說(shuō)來(lái)，使用基于點(diǎn)的功耗分析工具得到非收斂的解，會(huì )延遲設計的面市時(shí)間。一個(gè)完整意義的低功耗設計環(huán)境應該是一個(gè)綜合集成環(huán)境，包含合成、布局、布線(xiàn)、時(shí)鐘樹(shù)、抽取、時(shí)序選擇以及信號的集成分析。并且為了避免分析數據的不一致性，要求環(huán)境中的所有工具都工作于相同的模型數據下。
解決和DSM以及UDSM器件相關(guān)問(wèn)題需要在整個(gè)RTL到GDSII中進(jìn)行功耗分析設計。在今日高度競爭的市場(chǎng)環(huán)境下，采用相對保守的分析設計是不可行的，而解決這個(gè)問(wèn)題的關(guān)鍵就是采用全流程的功耗分析設計。這種設計系統能夠對設計過(guò)程中相同模型數據進(jìn)行反復的分析和設計，從而對所需要進(jìn)行的修改進(jìn)行測試和驗證?！?/P>

作者簡(jiǎn)介：
Sameer Patel是Magma自動(dòng)化設計產(chǎn)品市場(chǎng)部經(jīng)理，獲得UC Berkeley MBA學(xué)位以及在Virginia Tech大學(xué)MS電氣工程學(xué)位。