IC：摩爾定律驅動(dòng)下集成度和復雜度加速提高
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面向SoC的設計方法將成主流
由于電子整機系統不斷向輕、薄、小的方向發(fā)展，集成電路功能也由單一向復雜轉變，并且向系統集成發(fā)展的方向已經(jīng)明確。目前，SoC電路已經(jīng)能在單一硅芯片上實(shí)現信號采集、轉換、存儲、處理和輸入/輸出等功能。由此可見(jiàn)，將數字電路、存儲器、CPU、DSP、射頻電路、模擬電路、傳感器甚至微機電系統(MEMS)等集成在單一芯片上，實(shí)現一個(gè)完整系統功能的SoC設計將成為未來(lái)集成電路設計的主流。未來(lái)SoC芯片的設計將以IP復用為基礎，把已優(yōu)化的子系統甚至系統級模塊納入到新的系統設計之中。
SoC設計技術(shù)包括總線(xiàn)架構技術(shù)、基于SoC的IP核復用技術(shù)、軟硬件協(xié)同設計技術(shù)、SoC驗證技術(shù)、可測性設計技術(shù)和低功耗設計技術(shù)等。
另外，面向SoC之后的網(wǎng)絡(luò )級芯片(NoC)的設計思想亦將進(jìn)入集成電路設計領(lǐng)域。
設計線(xiàn)寬不斷降低，芯片集成度不斷增加
據專(zhuān)家分析，今后5～10年內，集成電路技術(shù)仍將遵循摩爾定律發(fā)展，而集成電路設計則是體現這一定律至關(guān)重要的一個(gè)環(huán)節。
目前，主流集成電路設計已經(jīng)達到0.18μm～0.13μm，高端設計已經(jīng)進(jìn)入90nm，芯片集成度達到108～109數量級。根據2003年ITRS(International Technology Roadmap for SemIConductor)公布的預測結果，2007年將實(shí)現特征尺寸65nm，2010年將實(shí)現45nm，2013年將實(shí)現32nm，2016年將實(shí)現22nm量產(chǎn)。產(chǎn)品制造的實(shí)現是以設計為基礎，相應的設計手段同期將達到這一水平。
EDA工具廣泛應用，設計可行性與可靠性提高
隨著(zhù)集成電路設計在規模、速度和功能方面的提高，EDA業(yè)界一直在努力尋找新的設計方法。未來(lái)5～10年，伴隨著(zhù)軟硬件協(xié)同設計技術(shù)、可測性設計技術(shù)、納米級電路設計技術(shù)、嵌入式IP核設計技術(shù)、特殊電路的工藝兼容技術(shù)等新方法出現在EDA工具中，EDA工具將得到更廣泛的應用。EDA工具為集成電路的短周期快速投產(chǎn)提供了保障，使全自動(dòng)化設計成為可能，同時(shí)設計的可行性和可靠性也可得到不斷提高。先進(jìn)的EDA工具將成為集成電路設計必不可少的技術(shù)手段。
IP復用技術(shù)不斷完善
IP復用技術(shù)經(jīng)過(guò)30余年的發(fā)展，目前已成為集成電路設計領(lǐng)域中至關(guān)重要的一種技術(shù)。利用IP復用技術(shù)可以節省設計人員的時(shí)間，充分實(shí)現技術(shù)繼承性。未來(lái)5～10年，絕大部分集成電路產(chǎn)品均將采用IP復用技術(shù)，IP復用機制將完善并普及，從而形成龐大的產(chǎn)業(yè)。IP復用技術(shù)在集成電路設計領(lǐng)域將會(huì )占有舉足輕重的地位。
可編程邏輯器件將大規模應用
可編程邏輯器件(PLD)，尤其是現場(chǎng)可編程門(mén)陣列(FPGA)是近幾年集成電路中發(fā)展最快的產(chǎn)品。由于其性能的高速發(fā)展以及設計人員自身能力的提高，PLD將在未來(lái)5～10年內發(fā)揮更廣泛的作用，同時(shí)，它們還會(huì )促使復雜的專(zhuān)用芯片面向高端和更復雜的應用。由于PLD的應用，集成電路的設計流程將更簡(jiǎn)化，設計周期將會(huì )不斷縮短，同時(shí)設計成本和制造成本將進(jìn)一步降低。
集成電路設計與整機系統結合將更加緊密
未來(lái)5～10年，集成電路設計將圍繞應用展開(kāi)，64位甚至128位通用CPU以及相關(guān)產(chǎn)品群的開(kāi)發(fā)、3C多功能融合的移動(dòng)終端芯片組開(kāi)發(fā)、網(wǎng)絡(luò )通信產(chǎn)品開(kāi)發(fā)、數字信息產(chǎn)品開(kāi)發(fā)、平面顯示器配套集成電路開(kāi)發(fā)等都將成為集成電路設計所面向的主體。
封裝技術(shù)：
封裝與組裝走向融合
多種封裝方式共存，主流封裝方式將轉變
現今的新型封裝方式將演變成主流封裝方式，未來(lái)5～10年內以BGA/PGA等方式封裝的集成電路產(chǎn)品不會(huì )消失，而芯片級封裝(CSP)、晶片級封裝(WLP)、多芯片/三維立體封裝(MCP/3D)等將成為主流封裝方式，更先進(jìn)的封裝方式如系統級封裝(SIP)等將會(huì )進(jìn)入實(shí)用化。
多管腳、高可靠性電路封裝方式將產(chǎn)生
隨著(zhù)諸如CPU、SoC等高端電路產(chǎn)品的高度發(fā)展，集成電路輸入輸出管腳數目將急劇增加，運行頻率的增加對信號時(shí)間延遲的要求將更為苛刻。為適應這類(lèi)產(chǎn)品的需求，新型的封裝方式將誕生，新型的封裝方式的封裝管腳數目將達到數千只水平，信號延遲再度降低、散熱性能增強、抗惡劣環(huán)境等性能再度提高。此類(lèi)新型封裝方式適用于最高端的集成電路產(chǎn)品，代表著(zhù)最高水平的封裝技術(shù)，但因成本等因素還不能成為主流。
芯片表面貼裝成為實(shí)用技術(shù)
隨著(zhù)系統集成和新技術(shù)的發(fā)展，集成電路芯片將開(kāi)始不再通過(guò)封裝過(guò)程而直接裝配在電路基板上，倒裝芯片(FCIP)技術(shù)將是最早實(shí)現這一形式的實(shí)用技術(shù)，其他新型的表面貼裝封裝方式將會(huì )誕生，但仍不會(huì )大規模進(jìn)入主流封裝領(lǐng)域。各種新型封裝技術(shù)促使集成電路封裝工序與整機/模塊裝配工藝的前端工序漸漸融合，這種變化使傳統的封裝與組裝的界線(xiàn)和區別消失，涵蓋封裝和組裝的新興領(lǐng)域將會(huì )誕生。
芯片制造技術(shù)：納米級加工技術(shù)向縱深發(fā)展
晶片直徑繼續增大
目前，世界主流生產(chǎn)線(xiàn)采用的晶片直徑正在從200mm(8英寸)向300mm(12英寸)過(guò)渡，下一步將開(kāi)始向400mm(16英寸)發(fā)展，預計實(shí)用化的400mm晶片將在2007～2010年間問(wèn)世，屆時(shí)晶片的大型化將顯著(zhù)提高生產(chǎn)效率和成品率。雖然增大晶片直徑會(huì )帶來(lái)巨額投資，但在未來(lái)5～10年內，這仍將是集成電路芯片制造領(lǐng)域內一個(gè)明顯的發(fā)展趨勢。
特征尺寸持續縮小
2004年，集成電路的特征尺寸開(kāi)始正式進(jìn)入納米階段，90nm線(xiàn)寬的集成電路被大規模應用在CPU、DSP等復雜集成電路中。根據預測，2007年將實(shí)現65nm，2010年將實(shí)現45nm，2013年將實(shí)現32nm，2016年將實(shí)現22nm量產(chǎn)。
納米級光刻工藝將廣泛使用
未來(lái)5年，集成電路芯片制造技術(shù)將全面進(jìn)入納米階段，如何研發(fā)與生產(chǎn)工藝相匹配的光刻技術(shù)將成為主要問(wèn)題。雖然當前浸潤式光刻技術(shù)已經(jīng)在90nm～6
銅互連工藝將繼續拓展并得到廣泛使用
目前銅互連技術(shù)已被眾多的生產(chǎn)廠(chǎng)家應用于高端電路產(chǎn)品的加工生產(chǎn)中，而且由原來(lái)的6～7層互連發(fā)展到現今的9～10層互連。圍繞著(zhù)銅互連技術(shù)產(chǎn)生了一系列集成電路芯片制造工藝的改進(jìn)，而且相應的技術(shù)改進(jìn)目前仍在進(jìn)行當中。在未來(lái)5～10年內，銅互連技術(shù)本身以及相關(guān)技術(shù)將繼續拓展并趨于成熟和完善，最終完全替代鋁互連技術(shù)成為主流技術(shù)。
新型器件結構的產(chǎn)生將帶動(dòng)新工藝誕生
隨著(zhù)器件特征尺寸的持續縮小，未來(lái)5～10年內，集成電路的發(fā)展將遇到材料復雜性和系統復雜性大幅度提高所帶來(lái)的阻礙。因此，諸如雙柵器件/垂直器件、單電子存儲器和相變存儲器等將是滿(mǎn)足65nm以下器件生產(chǎn)的必要條件。另外，對于45nm以下的器件生產(chǎn)，需要探索更具革新性的器件結構。隨著(zhù)新型器件結構的產(chǎn)生，相關(guān)的加工技術(shù)將發(fā)生本質(zhì)性的變化，新的加工工藝亦將誕生。
測試技術(shù)：高檔測試系統不斷成熟
芯片可測性設計技術(shù)進(jìn)一步完善，測試環(huán)節分散化
隨著(zhù)集成電路產(chǎn)品生命周期越來(lái)越短，產(chǎn)品的上市時(shí)間周期要求更加苛刻，新的設計和制造技術(shù)的引入速度加快，現有的以?xún)冉y試單元為代表的可測性設計技術(shù)將實(shí)現本質(zhì)性變化。這些變化主要表現為電路中測試環(huán)節數目將增加，電路測試將體現在電路制造的每一環(huán)節之中，從設計、生產(chǎn)直至封裝，每一個(gè)環(huán)節均與測試密不可分，分散化的測試將變得更加簡(jiǎn)捷。
高檔測試系統將實(shí)現對大規模、高速電路的并行測試
為滿(mǎn)足高速、高密度、SoC、ASIC等新型芯片的測試要求，測試系統的制造工藝、設備結構、部件性能均得到提高。新技術(shù)、新器件的使用，提高了測試系統的速度和性能，測試系統將實(shí)現高速、高密度、高通用性，可以完成對大規模、高速電路的并行多器件快速并行測試。但是，這類(lèi)設備將是價(jià)格昂貴、體積龐大的大型設備。
測試設備所占比重加大，集成電路測試成為獨立領(lǐng)域
由于集成電路的測試在生產(chǎn)過(guò)程中的比重增加，生產(chǎn)過(guò)程中測試設備的采用數量亦將大幅度增加，加之生產(chǎn)過(guò)程完成之后，仍需對產(chǎn)品進(jìn)行成測，測試系統在集成電路專(zhuān)用設備中所占的比重加大。這將給電路生產(chǎn)商帶來(lái)成本上的負擔，同時(shí)也為測試與芯片制造、封裝分離，向獨立的方向發(fā)展提供了空間。
當今，集成電路封裝測試已經(jīng)開(kāi)始向各自獨立、自成領(lǐng)域的方向發(fā)展，在未來(lái)5～10年內，集成電路測試將徹底完成這一過(guò)程，集成電路生產(chǎn)過(guò)程將徹底細分為“電路設計、芯片制造、電路封裝、電路測試”四大領(lǐng)域。
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