多路SDI信號單波長(cháng)無(wú)損光傳輸

　　接收端RFIFO的功能是從經(jīng)過(guò)碼速調整到30M的數據中還原出27M的數據。其主要實(shí)現流程為：采用與發(fā)端讀時(shí)鐘同步的時(shí)鐘為RFIFO的寫(xiě)時(shí)鐘Wrclk，讀時(shí)鐘采用本地分出來(lái)的符合后端SDI編碼要求的27MHz的時(shí)鐘Rclk_27m，由發(fā)端傳輸過(guò)來(lái)的DATA_valid來(lái)控制RFIFO的寫(xiě)使能，從而保證寫(xiě)入RFIFO的數據都是有效數據，RFIFO的讀使能持續為“1”以保證數據的連續性。整個(gè)碼速調整和恢復的信號波形如圖3所示(DATA1為發(fā)端輸入的原始數據，DATA2為碼速調整后的同步數據，DATA3為恢復出來(lái)的數據。

　　采用這種方法實(shí)現起來(lái)比較簡(jiǎn)單，但是在實(shí)際測試時(shí)發(fā)現：由于SDI_27M_n這個(gè)時(shí)鐘與Rdclk_30M不同步，從而造成收端進(jìn)入到RFIFO的數據與RFIFO的讀時(shí)鐘Rclk_27M不同步，即RFIFO的讀時(shí)鐘與寫(xiě)時(shí)鐘不是同步的，最后必能會(huì )造成RFIFO的“寫(xiě)滿(mǎn)”或者“讀空”，引起SDI信號的誤碼。

　　為了解決這個(gè)問(wèn)題，考慮到Rclk_27M與發(fā)端的Wrck_27M_N這兩個(gè)時(shí)鐘雖然是異步的，但是其具體的頻值偏差大約在10PPM左右，將整個(gè)系統的碼速調整、數據還原修改成如圖4方案。

　　如圖4所示，發(fā)送端的碼速調整、同步處理方法不變，修改接收端的數據還原部分：原方案中多個(gè)RFIFO的讀時(shí)鐘是由可編程分出來(lái)的同一個(gè)27MHz的時(shí)鐘，更改后的方案中每個(gè)RFIFO的都由FPGA內部PLL分出，該時(shí)鐘頻率可以通過(guò)FPGA控制在小范圍內動(dòng)態(tài)地變化，具體變化形式由RFIFO的A_full、A_empty的狀態(tài)來(lái)進(jìn)行控制：A_full、A_empty分別為RFIFO的快滿(mǎn)或快空標志，在系統啟動(dòng)時(shí)，Rclk_27M_N設置成一個(gè)初始值27MHz，隨著(zhù)設備工作時(shí)間的增加，由于讀、寫(xiě)時(shí)鐘的不同步，就會(huì )造成RFIFO的快滿(mǎn)會(huì )快空，從而引起A_full(快滿(mǎn))、A_empty(快空)標志置位。當FPGA監測到A_full時(shí)，從而判斷當前FIFO的讀時(shí)鐘比寫(xiě)時(shí)鐘要慢，FIFO將空，此時(shí)通過(guò)FPGA控制內部PLL，提高其輸出的Rck_27m_N時(shí)鐘的頻率;當FPGA監測到A_empty時(shí)，從而判斷當前FIFO的讀時(shí)鐘比寫(xiě)時(shí)鐘要快，FIFO將滿(mǎn)，此時(shí)通過(guò)FPGA控制內部PLL，降低其輸出的Rck_27m_N時(shí)鐘的頻率。通過(guò)控制RFIFO永遠不會(huì )“寫(xiě)滿(mǎn)”或者“讀空”狀態(tài)，確保SDI信號持續有效輸出且不出現誤碼。

　　3 結論

　　通過(guò)FIFO的“快滿(mǎn)”和“快空”標志控制來(lái)控制FPGA內部鎖相環(huán)(PLL)的頻率輸出，從而使系統接收端RFIFO的讀時(shí)鐘隨FIFO數據深度的變化而實(shí)時(shí)改變，確保RFIFO不會(huì )出現“寫(xiě)滿(mǎn)”或“讀空”的狀態(tài)，解決了原來(lái)系統中由于FIFO的問(wèn)題造成SDI信號誤碼的現象，完成了多路SDI信號的無(wú)損光纖傳輸。

　　目前通過(guò)本方案設計的多路SDI單波長(cháng)光傳輸設備已完成研制，提供給廣電系統多家單位使用，反應效果良好。

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