邏輯分析儀我也DIY（三）—PLL后復位問(wèn)題

　　關(guān)于M4K的問(wèn)題還沒(méi)有結束。主要問(wèn)題在于想利用M4K來(lái)存儲要顯示到VGA屏幕上的字模數據，而昨天為了方便開(kāi)了一個(gè)很大位寬的M4K，結果就照成了M4K的利用率大大下降，原來(lái)不到8K的數據居然占用了7個(gè)M4K塊，感覺(jué)不爽。所以今天絞盡腦汁是想出了解決辦法，同時(shí)也為其他字符的顯示方法開(kāi)了綠燈。

　　具體方法不在此討論，不過(guò)現在原來(lái)占用7個(gè)M4K的字模改成了32位寬*224，規規矩矩的占用了2個(gè)M4K塊。此外把常用的8*16的ASCII字符字模數據都存到了M4K初始化ROM里了，這全都是體力活，耗費了不少精力。主要問(wèn)題是字模軟件和altera提供的標準ROM初始化文件的格式?jīng)]法搞成一致。400多個(gè)字數據都是手工編號，小指頭現在還隱隱作痛。不過(guò)顯示的技術(shù)難點(diǎn)解決了，感覺(jué)還是蠻開(kāi)心的。

　　其次，對于采樣頻率(采樣周期)做了細化，不再是原來(lái)單一的只能為100MHz的采樣率，現在可以有10檔可調的采樣頻率。因為采樣率設置后的顯示還沒(méi)有繼續搞定，所以暫時(shí)不做進(jìn)一步的測試。

　　因為這個(gè)工程里的兩個(gè)時(shí)鐘都是用的PLL產(chǎn)生的，所以有必要探討一下使用了PLL輸出時(shí)鐘作為系統工作時(shí)鐘時(shí)的復位邏輯設計。特權同學(xué)的一點(diǎn)愚見(jiàn)，愿拋磚引玉，期待高手指點(diǎn)。

　　以前的很多博文里都談過(guò)異步復位、同步釋放等等的問(wèn)題，那么在系統復位后PLL時(shí)鐘輸出前，即系統工作時(shí)鐘不確定的情況下，怎么考慮這個(gè)復位的問(wèn)題呢?

　　上圖是特權同學(xué)的這個(gè)工程里的復位設計，先用FPGA的外部輸入時(shí)鐘clk將FPGA的輸入復位信號rst_n異步復位、同步釋放處理一下，然后這個(gè)復位信號輸入PLL，同時(shí)clk也輸入PLL。我的設計初衷是在PLL輸出時(shí)鐘有效前，系統的其它部分都保持復位狀態(tài)。PLL的輸出locked信號在PLL有效輸出之前一直是低電平，PLL輸出穩定有效之后才會(huì )拉高該信號。所以這里就把前面提到的FPGA外部輸入復位信號rst_n和這個(gè)locked信號相與作為整個(gè)系統的復位信號，當然了，這個(gè)復位信號也是需要讓合適的PLL輸出時(shí)鐘異步復位、同步釋放處理一下。