Gbps無(wú)線(xiàn)基站設計中Virtex-5FPGA的應用

　　本文基于Virtex-5FPGA設計面向未來(lái)移動(dòng)通信標準的Gbps無(wú)線(xiàn)通信基站系統，具有完全的可重配置性，可以完成MIMO、OFDM及LDPC等復雜信號處理算法，實(shí)現1Gbps速率的無(wú)線(xiàn)通信。

　　引言

　　隨著(zhù)集成電路(IC)技術(shù)進(jìn)入深亞微米時(shí)代，片上系統SoC(SySTem-ON-a-Chip)以其顯著(zhù)的優(yōu)勢成為當代IC設計的熱點(diǎn)?；谲浻布f(xié)同設計及IP復用技術(shù)的片上系統具有功能強大、高集成度和低功耗等優(yōu)點(diǎn)，可顯著(zhù)降低系統體積和成本，縮短產(chǎn)品上市的時(shí)間。IP核是SoC設計的一個(gè)重要組成部分，已成為目前微電子設計的熱點(diǎn)和主要方向[1]。

　　UART 核以其可靠性、傳送距離遠的特點(diǎn)被廣泛應該到通信系統和嵌入式微處理器上。利用傳統的EDA工具通過(guò)對RTL代碼仿真、驗證、綜合、布局布線(xiàn)后生成網(wǎng)表，下載到FPGA中實(shí)現，這樣做成的核主要用于驗證的[2]，不適合用來(lái)做掩膜。在A(yíng)SIC/SoC技術(shù)日漸成熟的今天，設計商更希望得到能夠做掩膜的IP核，從而便于嵌入到ASIC/SoC設計中。本文描述的UART核采用SYNOPSYS軟件的設計流程，在RTL級上進(jìn)行優(yōu)化，解決了綜合優(yōu)化中碰到的一些常見(jiàn)問(wèn)題。利用VCS 仿真、編寫(xiě)測試激勵來(lái)驗證，最后用design compile 綜合優(yōu)化做成的IP核可以滿(mǎn)足此要求，應用到ASIC/SoC設計中將產(chǎn)生巨大的效益。

　　Gbps無(wú)線(xiàn)通信系統的算法鏈路設計

　　為滿(mǎn)足未來(lái)移動(dòng)通信標準的需要[3]，在算法鏈路上Gbps系統采用時(shí)分雙工(TDD)、多天線(xiàn)(MIMO)、空時(shí)編碼、正交頻分復用(OFDM)、高階調制和LDPC編碼等高性能物理層傳輸技術(shù)，以實(shí)現Gbps系統所需的高數據速率業(yè)務(wù)傳輸和高頻譜效率。以頻分、時(shí)分為主的多址方式實(shí)現，能夠在多天線(xiàn)環(huán)境下對無(wú)線(xiàn)資源進(jìn)行靈活調配，在兼顧實(shí)時(shí)話(huà)音傳輸的同時(shí)，最大程度上滿(mǎn)足分組數據傳輸的需要。

　　具體而言，Gbps系統使用3.4GHz頻段，實(shí)際帶寬100MHz，移動(dòng)臺采用2發(fā)4收的天線(xiàn)，基站采用4發(fā)8收的天線(xiàn)，OFDM子載波數為2048子載波，有效為1664子載波。圖1是Gbps無(wú)線(xiàn)傳輸系統的算法鏈路示意圖。

　　圖1Gbps無(wú)線(xiàn)傳輸系統算法鏈路

　　Gbps基站系統的設計實(shí)現考慮

　　移動(dòng)通信基站往往在一個(gè)站址上同時(shí)有GSM、TD-SCDMA等多種標準的基站，越來(lái)越多地呈現多標準共存的局面，基站研發(fā)應當著(zhù)眼于降低建設、運營(yíng)維護和升級成本。對此，Gbps無(wú)線(xiàn)通信基站應當采用可重配置方式，在支持Gbps無(wú)線(xiàn)傳輸的同時(shí)能夠兼容未來(lái)的LTE-A、IMT-Advanced標準，實(shí)現平滑演進(jìn)。

　　從實(shí)現技術(shù)上看，實(shí)現信號處理算法并支持可重配置需要可編程的處理器件，現代基站系統廣泛采用的可編程處理器以DSP和FPGA為主。盡管高端多核DSP的工作時(shí)鐘頻率已經(jīng)提升到1.2GHz，在TD-SCDMA基站中得到廣泛應用，但還是無(wú)法滿(mǎn)足Gbps系統中同步、MIMO、LDPC等算法對信號處理復雜度和實(shí)時(shí)性的要求。因此，Gbps項目需要采用大容量的高性能FPGA來(lái)作為復雜算法的承載平臺。

　　從基站系統的互連與數據傳輸機制上看，互連連接所有的無(wú)線(xiàn)接口、網(wǎng)絡(luò )接口和計算資源，傳輸代表計算任務(wù)的數據，是使基站系統成為整體、協(xié)調運行的關(guān)鍵要素。由于MIMO算法需要多天線(xiàn)輸入數據到多基帶處理芯片的傳輸，應當采用以交換式互連網(wǎng)絡(luò )和分組數據傳輸機制，更好滿(mǎn)足未來(lái)基站系統中MIMO、并行處理、動(dòng)態(tài)可重配置、計算資源動(dòng)態(tài)調度等的需要。

　　綜合以上設計實(shí)現考慮，經(jīng)過(guò)綜合調研考察，Gbps項目決定采用Xilinx公司Virtex-5系列FPGA構架硬件系統平臺[4]，承載復雜的信號處理算法，采用串行RapidIO[5]技術(shù)作為板間高性能互連，采用千兆以太網(wǎng)(GE)連接業(yè)務(wù)服務(wù)器及LMT計算機。

　　Virtex-5FPGA介紹

　　Virtex-5系列FPGA是Xilinx率先發(fā)布和量產(chǎn)的65nm平臺FPGA，目前包括LX、LXT、SXT、FXT及TXT等面向不同應用的多個(gè)子系列。

　　Virtex-5系列FPGA最高工作時(shí)鐘可以達到550MHz，總邏輯單元數多達330,000個(gè)。提供了高達11.6Mbit的靈活嵌入式BlockRAM，能有效地存儲和緩沖各種運算數據。多達640個(gè)

　　增強型嵌入式DSP48Eslice塊，可以滿(mǎn)足高性能DSP算法加速的需要，實(shí)現352GMACs的性能。Virtex-5FXT系列FPGA提供多達兩個(gè)標準的PowerPC 440處理器模塊，每個(gè)處理器在550 MHz時(shí)鐘頻率下可提供1,100 DMIPS 的性能。利用PowerPC 440嵌入式處理器模塊，可快速方便地實(shí)現Gbps基站中復雜的控制和通信協(xié)議處理。

　　Virtex-5系列FPGA集成100Mbps–6.5Gbps的高性能收發(fā)器，配合FPGA內部編程實(shí)現的串行RapidIO邏輯層模塊可以實(shí)現芯片間和板間高性能的數據交換互連。集成符合IEEE802.3標準的10/100/1000Mbps以太網(wǎng)MAC硬核，連接外部GEPHY或直接使用FPGA本身的GTP/GTX，就可以實(shí)現高性能的千兆以太網(wǎng)接口。

　　算法對資源的需求及FPGA型號的確定

　　分析Gbps算法鏈路中各算法的不同實(shí)現特點(diǎn)并對運算量以及使用的主要資源進(jìn)行估計，可以確定所需要使用的FPGA。表1是資源需求估計與FPGA選擇的結果，表2是目標FPGA內部資源情況的總結。

　　表1Gbps無(wú)線(xiàn)通信基站系統算法鏈路對FPGA資源的需求

　　其中，發(fā)送端的LDPC編碼和接收端的LDPC譯碼，主要是邏輯運算，無(wú)需乘法器資源，因此采用Virtex-5中的LXT實(shí)現。同步、FFT/IFFT、調制/解調、空時(shí)譯碼等算法需要消耗大量的乘法器資源，采用集成大量DSP48E模塊的SXT系列實(shí)現。MAC處理及網(wǎng)絡(luò )接口采用FXT系列FPGA中的2個(gè)PowerPC440處理器以及內嵌的千兆以太網(wǎng)硬核實(shí)現。采用FPGA片內的PowerPC處理器，可以大大地降低外部電路設計的復雜度，降低物理層與MAC層間數據交換的復雜性，降低系統傳輸延遲，而且可以利用PowerPC處理器應用處理加速單元(APU)實(shí)現定制的指令，極大地提高M(jìn)AC處理的效率。

　　表2基站中使用的Virtex-5FPGA資源及數量統計

　　圖2Gbps無(wú)線(xiàn)通信基站基帶處理系統硬件實(shí)現框圖

　　根據算法需求分析的結果，Gbps基站系統最終以9片LX155T、17片SX95T、1片FX100TFPGA為中心構建。其中用4片SX95T實(shí)現8天線(xiàn)的接收同步/解幀/解時(shí)隙，每片FPGA處理2天線(xiàn);用4片SX95T完成全部8天線(xiàn)的OFDM接收的IFFT及信道估計;用8片SX95T完成4發(fā)8收的MIMO空時(shí)譯碼處理，用8片LX155T完成解調、解交織及LDPC譯碼;FX100T中的PowerPC440處理器完成MAC層收發(fā)數據處理;1片LX155T完成發(fā)送的LDPC編碼。所有FPGA均采用FF1136封裝，由于Virtex-5FPGA采用管腳兼容設計，SXT、LXT和FXT可以直接替換，降低了PCB設計的工作量，增加了系統應用的靈活性。

　　ADC使用TI公司的11bit的ADS62P15，DAC使用ADI公司AD9779A，ADC、DAC采樣時(shí)鐘及FPGA工作時(shí)鐘頻率為122.88MHz。

　　Gbps基站系統的互連設計如下：ADC與同步FPGA間采用差分LVDS連接;各組同步/解幀/解時(shí)隙與信道估計/IFFT的FPGA以及空時(shí)譯碼與LDPC譯碼FPGA之間直接采用48對差分LVDS連接;其余FPGA互連采用14端口SerialRapdIO交換機實(shí)現。Gbps基站系統的結構和接口整體采用高級電信計算架構(ATCA)和SerialRapidIO構建，模塊化的結構和基于交換的互連使得系統可以方便地增加基帶處理板卡的數量或擴展新的功能模塊。

　　結論

　　本文利用SYNOPSYS軟件設計IP核，更適合用于A(yíng)SIC/SoC設計，而采用傳統的EDA軟件實(shí)現的則適合用在FPGA上，不適合用來(lái)做掩膜生成ASIC/SoC。本UART核的邏輯設計采用VerilogHDL語(yǔ)言，用狀態(tài)機和移位寄存器設計使整個(gè)設計的時(shí)序清晰，同時(shí)減少了接收模塊停止位的判斷，通過(guò)對RTL級優(yōu)化避免了毛刺、亞穩態(tài)、多時(shí)鐘等問(wèn)題，仿真和驗證采用的是SYNOPSYS軟件的VCS，通過(guò)對時(shí)序、功耗、面積的綜合考慮，最后通過(guò)SYNOPSYS軟件的design compile 綜合優(yōu)化完成的IP 核可成功應用到ASIC/SoC 設計上。

　　本文作者創(chuàng )新點(diǎn)是利用SYNOPSYS軟件設計IP核，適合直接應用到ASIC/SoC設計中，并對RTL級做了優(yōu)化，消除了在UART設計中碰到毛刺、亞穩態(tài)、多時(shí)鐘等問(wèn)題;通過(guò)測試平臺(testbench)來(lái)仿真和驗證，RTL 代碼精簡(jiǎn)，時(shí)序、面積和功耗都做了優(yōu)化，達到了IP核的要求。