基于OMAP-L138的數字示波器硬件設計

　　1. 引言

　　隨著(zhù)通信技術(shù)的迅猛發(fā)展，電信號越來(lái)越復雜化和瞬態(tài)化，開(kāi)發(fā)人員對測量領(lǐng)域必不可少的工具——數字示波器的性能提出了越來(lái)越高的要求。最大限度提高實(shí)時(shí)采樣率和波形捕獲能力成為了國內外眾多數字示波器生產(chǎn)廠(chǎng)商研究的重點(diǎn)，實(shí)時(shí)采樣率和波形捕獲率的提高又必然帶來(lái)大量高速波形數據的傳輸、保存和處理的問(wèn)題。因此，作為數字示波器數據處理和系統控制的中樞，微處理器性能至關(guān)重要。本文選用TI公司的雙核 DSP OMAP-L138作為本設計的微處理器，并實(shí)現了一種數字示波器微處理器硬件設計。

　　2.數字示波器的基本架構

　　目前數字示波器多采用DSP、內嵌微處理器型FPGA或微處理器+FPGA架構。雖然內嵌微處理器型FPGA靈活性強，可以充分進(jìn)行設計開(kāi)發(fā)和驗證，便于系統升級且FPGA外圍電路簡(jiǎn)單。但是該類(lèi)型FPGA屬于高端FPGA，價(jià)高且供貨渠道難得，不適合低成本的數字示波器使用。若單獨使用DSP，雖然其數據處理能力強大，運行速度較高，但DSP的控制能力不突出，且數字示波器的采樣率越來(lái)越高，DSP內部不能做數據流降速和緩存，當設計采用高實(shí)時(shí)采樣率的 ADC，就得選用頻率更高且內部存儲資源更豐富的DSP，而此類(lèi)DSP一般都價(jià)格昂貴，同樣不適合低成本的數字示波器使用。因此，微處理器+FPGA架構的方案是本設計首選。微處理器+FPGA架構的數字示波器的系統結構圖如圖1所示：

　　圖1 微處理器+FPGA架構的數字示波器系統結構圖

　　被測信號經(jīng)模擬通道運放調理后送到ADC器件;ADC轉換器將輸入端的信號轉換成相應的數字信號并經(jīng)過(guò)FPGA緩存和預處理;微處理器對采樣得到的數字信號進(jìn)行相關(guān)處理與運算;最后將波形送到屏幕上顯示，完成一次采集過(guò)程。同時(shí)采集過(guò)程中觸發(fā)電路不斷監測輸入信號，看是否出現觸發(fā)狀態(tài)，觸發(fā)條件決定了波形的起始位置，觸發(fā)系統能夠保證被測波形能夠穩定的顯示到屏幕上。

　　3.微處理器選型

　　本設計實(shí)時(shí)采樣率高達2Gsps，需要微處理器實(shí)時(shí)處理的波形數據量很大。同時(shí)微處理器要實(shí)現模擬通道控制、高速ADC采樣控制、波形數據存儲控制、LCD顯示控制等。因此兼具強大的數據處理能力和優(yōu)異控制能力的微處理器成為本設計首選。

　　基于這些要求，本設計選擇了TI公司的OMAP- L138 DSP。此芯片是TI公司2009年推出的一款高性能處理器芯片。該芯片特點(diǎn)如下：

　　1、采用C6748 DSP內核與ARM9內核的雙核結構，可實(shí)現高達300 MHz的單位內核頻率。利用片上ARM9，開(kāi)發(fā)人員可充分利用DSP內核支持高強度的實(shí)時(shí)處理計算，同時(shí)讓ARM負責非實(shí)時(shí)任務(wù)。

　　2、豐富的內部存儲器資源。其中ARM核內部有16KB的L1程序Cache和16KB的數據Cache;DSP核采用二級緩存結構，包括32KB 的L1程序Cache、32KB 的數據Cache和256KB 的L2統一映射SRAM，該二級高速緩存結構可以為所有載入、存儲以及處理請求提供服務(wù)，可以為CPU提供高效、高速的數據共享;此外在A(yíng)RM核與DSP 核之間還有高達128KB的片上RAM，可被ARM核、DSP核以及片外存儲器訪(fǎng)問(wèn)。

　　3、豐富的外設資源。主要包括1個(gè)EMIFA口，可接16bit SDRAM或者NOR/NAND Flash;1個(gè)EMIFB口，可接16bit的DDR2(最高頻率150MHz)或16bit mDDR (最高頻率133MHz);3個(gè)UART接口;2個(gè)SPI接口;2個(gè)I2C接口;1個(gè)EMAC控制器;1個(gè)USB2.0接口和1個(gè)USB1.1接口;1個(gè) LCD控制器;1個(gè)SATA控制器;1個(gè)uPP接口;1個(gè)VPIF接口;4個(gè)64位通用定時(shí)器。豐富的外設資源不僅可以為示波器提供與PC機、便攜式 USB接口設備通信的接口，而且極大減少DSP外圍電路的設計規模，

　　4、低功耗。采用1.2V內核電壓，1.8V或3.3V I/O接口電壓，在深度睡眠模式下功耗僅有6mW，正常工作模式下功耗約為420mW。

　　此外OMAP-L138為浮、定點(diǎn)兼容DSP，使用硬件來(lái)完成浮點(diǎn)運算，可以在單周期內完成，這一優(yōu)點(diǎn)在實(shí)現高精度復雜算法時(shí)尤為突出，為復雜算法的實(shí)時(shí)處理提供了保證。OMAP-L138還可與C6748 DSP實(shí)現引腳對引腳兼容，從而使客戶(hù)可采用不同的處理器同時(shí)開(kāi)發(fā)多種不同特性的產(chǎn)品。

　　數字示波器系統硬件結構設計

　　本設計ADC選用Atmel公司的AT84AD001，該芯片有兩個(gè)通道，每個(gè)通道采樣率高達1Gsps，拼合可實(shí)現2Gsps的實(shí)時(shí)采樣率;FPGA選用 Xilinx公司Spartan-3A系列的XC3S400A芯片，該芯片內有8064個(gè)邏輯單元，360Kbit塊RAM，56Kbit分布式 RAM，4個(gè)數字時(shí)鐘管理模塊(DCM)，311個(gè)I/O口。300KB容量的SRAM芯片外掛在FPGA上作深存儲用，由于SRAM存儲器容量比 FPGA內部緩存FIFO大得多，能夠存儲更多的波形數據，因而能觀(guān)察到更多的波形細節。采用64Mbit容量的SPI Flash存儲示波器掉電需要保存的數據，例如程序代碼、Boot loader程序、中英文字庫、開(kāi)機畫(huà)面等。

　　基于OMAP-L138的示波器硬件系統結構圖如圖2所示：

　　圖2 數字示波器系統結構圖

　　本設計中，被測信號進(jìn)入模擬通道調理后送入ADC，ADC對模擬信號采樣、量化后，進(jìn)入FPGA數據流降速和數據同步處理，然后根據存儲深度要求選擇存入 FPGA內部FIFO或者存入片外SRAM，待FPGA內部FIFO或者片外SRAM滿(mǎn)標志有效后，DSP讀取采樣數據存入DDR2 SDRAM，并完成一系列復雜的處理和運算，如FFT、插值和濾波等，再存入在DDR2內拓展的顯示存儲區，待需要顯示時(shí)再由DSP讀取顯存中的數據通過(guò)內部集成的LCD控制器采用DMA方式將數據送到LCD顯示，完成一次采集過(guò)程。