嵌入式系統低功耗設計研究

　　0 引 言

　　經(jīng)過(guò)近幾年的快速發(fā)展，嵌入式系統(Embedded System)已經(jīng)成為電子信息產(chǎn)業(yè)中最具增長(cháng)力的一個(gè)分支。隨著(zhù)手機、PDA，GPS、機頂盒等新興產(chǎn)品的大量應用，嵌入式系統的市場(chǎng)正在以每年30%的速度遞增(IDC預測)，嵌入式系統的設計也成為軟硬件工程師越來(lái)越關(guān)心的話(huà)題。

　　在嵌入式系統設計中，低功耗設計(Low Power Design)是許多設計人員必須面對的問(wèn)題。其原因在于嵌入式系統被廣泛應用于便攜式和移動(dòng)性較強的產(chǎn)品中，而這些產(chǎn)品不是一直都有充足的電源供應，往往是靠電池來(lái)供電的;而且大多數嵌入式設備都有體積和質(zhì)量的約束。另外，系統部件產(chǎn)生的熱量和功耗成比例，為解決散熱問(wèn)題而采取的冷卻措施進(jìn)一步增加了系統的功耗。為了得到最好的結果，降低系統的功耗具有下面的優(yōu)點(diǎn)：

　　(1)電池驅動(dòng)的需要。在強調綠色環(huán)保時(shí)期，許多電子產(chǎn)品都采用電池供電。對于電池供電系統，延長(cháng)電池壽命，降低用戶(hù)更換電池的周期，提高系統性能與降低系統開(kāi)銷(xiāo)，甚至能起到保護環(huán)境的作用。

　　(2)安全的需要。在現場(chǎng)總線(xiàn)領(lǐng)域，本安問(wèn)題是一個(gè)重要話(huà)題。例如FF的本安設備，理論上每個(gè)網(wǎng)段可以容納32個(gè)設備，而實(shí)際應用中考慮到目前的功耗水平，每個(gè)網(wǎng)段安裝10個(gè)比較合適。因此降低系統功耗是實(shí)現本安要求的一個(gè)重要途徑。

　　(3)解決電磁干擾。系統功耗越低，電磁輻射能量越小，對其他設備造成的干擾也越小。如果所有的電子產(chǎn)品都能設計成低功耗，那么電磁兼容性設計會(huì )變得容易。

　　(4)節能的需要。特別是對電池供電系統，功耗與電壓的平方成正比即：P=V2/fC+Pstatic，因此節能更為重要。

　　1 功耗產(chǎn)生的原因

　　1.1 集成電路的功耗

　　目前的集成電路工藝主要有TTL和CMOS兩大類(lèi)，無(wú)論哪種工藝。只要電路中有電流通過(guò).就會(huì )產(chǎn)生功耗。通常，集成電路的功耗主要有4個(gè)：

　　(1)開(kāi)關(guān)功耗。對電路中的電容充放電而形成，其表達式為：

　　式中：Vdd為電源電壓;C為被充放電的電容：α為活動(dòng)因子;f為開(kāi)關(guān)頻率。

　　(2)靜態(tài)功耗和動(dòng)態(tài)功耗。當電路的狀態(tài)沒(méi)有進(jìn)行翻轉(保持高電平或低電平)時(shí)，電路的功耗屬于靜態(tài)功耗，其大小等于電路電壓與流過(guò)電流的乘積;動(dòng)態(tài)功耗是電路翻轉時(shí)產(chǎn)生的功耗，由于電路翻轉時(shí)存在跳變沿，在電路翻轉瞬間，電流比較大.存在較大的動(dòng)態(tài)功耗。目前大多數電路都采用CMOS工藝，靜態(tài)功耗很小，可以忽略。起主要作用的是動(dòng)態(tài)功耗，因此從降低動(dòng)態(tài)功耗人手來(lái)降低功耗。

　　(3)短路功耗。因開(kāi)關(guān)時(shí)由電源到地形成的通路造成的，其表達式為：

　　式中：κ由工藝和電壓決定;W為晶體管寬度;τ為輸入信號上升/下降的時(shí)間;f為工作頻率。

　　(4)漏電功耗。由亞閾值電流和反向偏壓電流造成。目前大多數電路都采用CMOS工藝。故漏電功耗很小，可以忽略。

　　1.2 電阻的功耗和有源器件的功耗

　　通常為負載器件和寄生元件產(chǎn)生的功耗。有源開(kāi)關(guān)器件在狀態(tài)轉換時(shí)，電流和電壓比較大，將引起功率消耗。另外，CMOS電路中最大的功耗來(lái)自于內部和外部的電容充放電產(chǎn)生的功耗。

　　2 硬件低功耗設計

　　2.1 選擇低功耗的器件

　　選擇低功耗的電子器件可以從根本上降低整個(gè)硬件系統的功耗。目前的半導體工藝主要有TTL工藝和CMOS工藝，CMOS工藝具有很低的功耗，在電路設計上盡量選用，使用CMOS系列電路時(shí)，其不用的輸入端不要懸空，因為懸空的輸入端可能存在感應信號，它將造成高低電平的轉換。轉換器件的功耗很大，盡量采用輸出為高的原則。

　　嵌入式處理器是嵌入式系統的硬件核心，消耗大量的功率，因此設計時(shí)選用低功耗的處理器;另外，選擇低功耗的通信收發(fā)器(對于通信應用系統)、低功耗的訪(fǎng)存部件、低功耗的外圍電路，目前許多通信收發(fā)器都設計成節省功耗方式，這樣的器件優(yōu)先采用。

　　2.2 選用低功耗的電路形式

　　完成同樣的功能，電路的實(shí)現形式有多種。例如，可以利用分立元件、小規模集成電路，大規模集成電路甚至單片實(shí)現。通常，使用的元器件數量越少，系統的功耗越低。因此，盡量使用集成度高的器件，以減少電路中使用元件的個(gè)數，減少整機的功耗。

　　2.3 單電源、低電壓供電

　　一些模擬電路如運算放大器等。供電方式有正負電源和單電源兩種。雙電源供電可以提供對地輸出的信號。高電源電壓的優(yōu)點(diǎn)是可以提供大的動(dòng)態(tài)范圍，缺點(diǎn)是功耗大。例如，低功耗集成運算放大器LM324，單電源電壓工作范圍為5～30 V。當電源電壓為15 V時(shí)，功耗約為220 mw;當電源電壓為10 V時(shí)，功耗約為90 mw;當電源電壓為5 V時(shí)，功耗約為15 mw?？梢?jiàn)，低電壓供電對降低器件功耗的作用十分明顯。因此，處理小信號的電路可以降低供電電壓。

　　2.4 分區/分時(shí)供電技術(shù)

　　一個(gè)嵌入式系統的所有組成部分并非時(shí)刻在工作，基于此，可采用分時(shí)/分區的供電技術(shù)。原理是利用“開(kāi)關(guān)”控制電源供電單元，在某一部分電路處于休眠狀態(tài)時(shí)，關(guān)閉其供電電源，僅保留工作部分的電源。

　　2.5 I/O引腳供電

　　嵌入式處理器的輸出引腳在輸出高電平時(shí)，可以提供約20 mA的電流，該引腳可以直接作為某些電路的供電電源使用，如圖2所示。處理器的引腳輸出高電平時(shí)，外部器件工作;輸出低電平時(shí)，外部器件停止工作。需要注意。該電路需滿(mǎn)足下列要求：外部器件的功耗較低，低于處理器I/O引腳的高電平輸出電流;外部器件的供電電壓范圍較寬。

　　2.6 電源管理單元設計

　　處理器全速工作時(shí)，功耗最大;待機狀態(tài)時(shí)，功耗比較小。常見(jiàn)的待機方式有兩種：空閑方式(Idle)和掉電方式(Shut Down)。其中，Idle方式可以通過(guò)中斷的發(fā)生退出，中斷可以由外部事件供給。掉電方式指的是處理器停止，連中斷也不響應，因此需要進(jìn)入復位才能退出掉電方式。

　　為了降低系統的功耗，一旦CPU處于“空轉”，可以使之進(jìn)入Idle狀態(tài)，降低功耗;期間如果發(fā)生了外部事件，可以通過(guò)事件產(chǎn)生中斷信號，使CPU進(jìn)入運行狀態(tài)。對于Shut Down狀態(tài)，只能用復位信號喚醒CPU。