軟件定義無(wú)線(xiàn)電應用的轉換器增益和時(shí)序誤差實(shí)時(shí)校準

如果x0和x1表示兩個(gè)子ADC的輸出，而校準信號是其輸入，可以使用公式1來(lái)表示它們，下面的表達式將這兩路信號連接起來(lái)(忽略了噪聲)：

(公式2)

這一線(xiàn)性濾波公式的系數h0和h1可以明確地對應于增益g和時(shí)序Δt誤差：

(公式3)

可以使用一階近似，而設計中的失配誤差比較小，將這一非線(xiàn)性方程組線(xiàn)性化并求逆

估算算法包括以下三個(gè)步驟：

1. 提取出校準信號，使用LMS算法，從子ADC的輸出消除它，產(chǎn)生離散時(shí)間信號x0和x1。這一算法要求在校準頻率上應用數字余弦/正弦參考信號。使用容量 為4K (實(shí)際中，K64)的小規模查找表(LUT)來(lái)產(chǎn)生余弦信號。通過(guò)簡(jiǎn)單的將余弦信號延時(shí)K來(lái)產(chǎn)生正弦信號。

2. 如圖2所示，使用LMS算法，從提取出的x0和x1信號中自適應估算出系數h0和h1。

3. 從公式3中得到的線(xiàn)性方程組中計算出增益和時(shí)序誤差。

圖2：通過(guò)2抽頭數字自適應濾波器進(jìn)行增益和時(shí)序誤差背景估算。

得到估算結果后，增益和時(shí)序誤差被輸入到數字校準引擎中。使用簡(jiǎn)單數字乘法器補償增益。采用修正的小數延時(shí)濾波器對時(shí)序誤差進(jìn)行校準。通過(guò)多相和對 稱(chēng)方法來(lái)降低濾波器實(shí)現的復雜度。估算和校準引擎都都以子ADC的采樣速率運行，為進(jìn)一步優(yōu)化，估算模塊還可以采用降采樣的方案。

方法驗證

一路合成測試信號包括：中心是300 MHz的一路TM3.1、20 MHz LTE載波，以及一路253.44 MHz、-35 dBFS校準正弦波。對應于S=1、K=8、P=2K，可以使用圖3中的測試設置來(lái)產(chǎn)生這些信號。這一設置具有低噪聲和高線(xiàn)性度D/A轉換器以及 DVGA，因此，其動(dòng)態(tài)范圍非常高。我們采用了集成了高分辨率可調增益和時(shí)序誤差功能的商用14位 / 500Msps TIADC。通過(guò)FPGA采集ADC原始數據，使用Matlab軟件，由IDT校準算法處理這些數據。TI ADC的增益和時(shí)序誤差分別被設置為大約0.5 dB和5 ps，以仿真最差情況。

圖3：測試設置結構圖。