怎樣為定時(shí)應用選擇合適的采用PLL的振蕩器

相位噪聲—怎樣才能知道基于PLL的振蕩器是否適合你的應用呢?使用示波器較容易觀(guān)察振蕩器的周期抖動(dòng)。使用頻譜分析儀進(jìn)行振蕩器相位噪聲測量。如果你沒(méi)有 頻譜分析儀，聯(lián)系你的頻率控制供應商進(jìn)行相位噪聲測量。相位噪聲能夠通過(guò)應用所需的相關(guān)抖動(dòng)合成帶寬，直接從相位噪聲圖表中計算出來(lái)。相位噪聲圖表也能顯 示參考時(shí)鐘的雜散性能。疊加在相位抖動(dòng)上雜散信號能夠容易的進(jìn)行測量，以確保應用需求得到滿(mǎn)足。相位噪聲圖表也顯示內部PLL的任何峰值影響。過(guò)阻尼的 PLL將展現出低峰值。

Silicon Labs提供了一個(gè)易于使用的在線(xiàn)抖動(dòng)計算器，能夠把相位噪聲轉換為抖動(dòng)。只需要簡(jiǎn)單的輸入載波頻率和與其相關(guān)的相位噪聲特征數據，工具就能計算出時(shí)鐘的最終相位抖動(dòng)、周期抖動(dòng)和周期間抖動(dòng)?；赪eb的工具在Silicon Labs網(wǎng)站即可獲得。

總之，當今的可編程振蕩器提供了卓越的頻率靈活性、短期、可靠的交貨周期。然而，來(lái)自不同供應商的可編程振蕩器所提供的PLL性能差異可能相當大。對于包括 FPGA收發(fā)器和以太網(wǎng)PHY時(shí)鐘在內的高性能應用來(lái)說(shuō)，可編程振蕩器能夠容易的通過(guò)對比數據手冊規范中的抖動(dòng)參數進(jìn)行評估。

在由振蕩器驅 動(dòng)的帶有內部PLL的ASIC、SoC、FPGA或PHY應用中，重要的是確保參考振蕩器和SoC的組合不要產(chǎn)生抖動(dòng)峰值。抖動(dòng)峰值通常不會(huì )列在振蕩器數 據手冊中。一個(gè)簡(jiǎn)單的解決方法是進(jìn)行振蕩器的相位噪聲測量。這個(gè)相位噪聲分布將顯示對內部PLL的任何峰值影響，并且能夠容易的轉換成等效的時(shí)鐘抖動(dòng)性 能。