數字電路一些問(wèn)答

作者：時(shí)間：2008-09-18 來(lái)源：網(wǎng)絡(luò )

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8、MOORE 與 MEELEY狀態(tài)機的特征。

Moo re 狀態(tài)機的輸出僅與當前狀態(tài)值有關(guān), 且只在時(shí)鐘邊沿到來(lái)時(shí)才會(huì )有狀態(tài)變化. Mealy 狀態(tài)機的輸出不僅與當前狀態(tài)值有關(guān), 而且與當前輸入值有關(guān), 這

9、多時(shí)域設計中,如何處理信號跨時(shí)域。

不同的時(shí)鐘域之間信號通信時(shí)需要進(jìn)行同步處理，這樣可以防止新時(shí)鐘域中第一級觸發(fā)器的亞穩態(tài)信號對下級邏輯造成影響，其中對于單個(gè)控制信號可以用兩級同步器，如電平、邊沿檢測和脈沖，對多位信號可以用FIFO,雙口RAM，握手信號等。

跨時(shí)域的信號要經(jīng)過(guò)同步器同步，防止亞穩態(tài)傳播。例如：時(shí)鐘域1中的一個(gè)信號，要送到時(shí)鐘域2，那么在這個(gè)信號送到時(shí)鐘域2之前，要先經(jīng)過(guò)時(shí)鐘域2的同步器同步后，才能進(jìn)入時(shí)鐘域2。這個(gè)同步器就是兩級d觸發(fā)器，其時(shí)鐘為時(shí)鐘域2的時(shí)鐘。這樣做是怕時(shí)鐘域1中的這個(gè)信號，可能不滿(mǎn)足時(shí)鐘域2中觸發(fā)器的建立保持時(shí)間，而產(chǎn)生亞穩態(tài)，因為它們之間沒(méi)有必然關(guān)系，是異步的。這樣做只能防止亞穩態(tài)傳播，但不能保證采進(jìn)來(lái)的數據的正確性。所以通常只同步很少位數的信號。比如控制信號，或地址。當同步的是地址時(shí)，一般該地址應采用格雷碼，因為格雷碼每次只變一位，相當于每次只有一個(gè)同步器在起作用，這樣可以降低出錯概率，象異步FIFO的設計中，比較讀寫(xiě)地址的大小時(shí)，就是用這種方法。如果兩個(gè)時(shí)鐘域之間傳送大量的數據，可以用異步FIFO來(lái)解決問(wèn)題。

10、給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍。

Delay period - setup – hold

11、時(shí)鐘周期為T(mén),觸發(fā)器D1的寄存器到輸出時(shí)間最大為T(mén)1max，最小為T(mén)1min。組合邏輯電路最大延遲為T(mén)2max,最小為T(mén)2min。問(wèn)，觸發(fā)器D2的建立時(shí)間T3和保持時(shí)間應滿(mǎn)足什么條件。

T3setup>T+T2max,T3hold>T1min+T2min

12、給出某個(gè)一般時(shí)序電路的圖，有Tsetup,Tdelay,Tck->q,還有 clock的delay,寫(xiě)出決

定最大時(shí)鐘的因素，同時(shí)給出表達式。

T+Tclkdealy>Tsetup+Tco+Tdelay;

Thold>Tclkdelay+Tco+Tdelay;

13、說(shuō)說(shuō)靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)。

靜態(tài)時(shí)序分析是采用窮盡分析方法來(lái)提取出整個(gè)電路存在的所有時(shí)序路徑，計算信號在這些路徑上的傳播延時(shí)，檢查信號的建立和保持時(shí)間是否滿(mǎn)足時(shí)序要求，通過(guò)對最大路徑延時(shí)和最小路徑延時(shí)的分析，找出違背時(shí)序約束的錯誤。它不需要輸入向量就能窮盡所有的路徑，且運行速度很快、占用內存較少，不僅可以對芯片設計進(jìn)行全面的時(shí)序功能檢查，而且還可利用時(shí)序分析的結果來(lái)優(yōu)化設計，因此靜態(tài)時(shí)序分析已經(jīng)越來(lái)越多地被用到數字集成電路設計的驗證中。

動(dòng)態(tài)時(shí)序模擬就是通常的仿真，因為不可能產(chǎn)生完備的測試向量，覆蓋門(mén)級網(wǎng)表中的每一條路徑。因此在動(dòng)態(tài)時(shí)序分析中，無(wú)法暴露一些路徑上可能存在的時(shí)序問(wèn)題；

14、一個(gè)四級的Mux,其中第二級信號為關(guān)鍵信號如何改善timing。

關(guān)鍵：將第二級信號放到最后輸出一級輸出，同時(shí)注意修改片選信號，保證其優(yōu)先級未被修改。

15、為什么一個(gè)標準的倒相器中P管的寬長(cháng)比要比N管的寬長(cháng)比大？

和載流子有關(guān)，P管是空穴導電，N管電子導電，電子的遷移率大于空穴，同樣的電場(chǎng)下，N管的電流大于P管，因此要增大P管的寬長(cháng)比，使之對稱(chēng)，這樣才能使得兩者上升時(shí)間下降時(shí)間相等、高低電平的噪聲容限一樣、充電放電的時(shí)間相等

16、latch與register的區別,為什么現在多用register.行為級描述中latch如何產(chǎn)生的。

latch是電平觸發(fā)，register是邊沿觸發(fā)，register在同一時(shí)鐘邊沿觸發(fā)下動(dòng)作，符合同步電路的設計思想，而latch則屬于異步電路設計，往往會(huì )導致時(shí)序分析困難，不適當的應用latch則會(huì )大量浪費芯片資源。

17、BLOCKING NONBLOCKING 賦值的區別。

非阻塞賦值：塊內的賦值語(yǔ)句同時(shí)賦值，一般用在時(shí)序電路描述中

阻塞賦值：完成該賦值語(yǔ)句后才能做下一句的操作，一般用在組合邏輯描述中

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