數字電路一些問(wèn)答
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時(shí)間：2008-09-18
來(lái)源：網(wǎng)絡(luò )
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技術(shù)方案與實(shí)用技巧
同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒(méi)有固定的因果關(guān)系。
電路設計可分類(lèi)為同步電路和異步電路設計。同步電路利用時(shí)鐘脈沖使其子系統同步運作，而異步電路不使用時(shí)鐘脈沖做同步，其子系統是使用特殊的“開(kāi)始”和“完成”信號使之同步。由于異步電路具有下列優(yōu)點(diǎn)--無(wú)時(shí)鐘歪斜問(wèn)題、低電源消耗、平均效能而非最差效能、模塊性、可組合和可復用性--因此近年來(lái)對異步電路研究增加快速，論文發(fā)表數以倍增，而Intel Pentium 4處理器設計，也開(kāi)始采用異步電路設計。v異步電路主要是組合邏輯電路，用于產(chǎn)生地址譯碼器、ＦＩＦＯ或ＲＡＭ的讀寫(xiě)控制信號脈沖，其邏輯輸出與任何時(shí)鐘信號都沒(méi)有關(guān)系，譯碼輸出產(chǎn)生的毛刺通常是可以監控的。同步電路是由時(shí)序電路(寄存器和各種觸發(fā)器)和組合邏輯電路構成的電路，其所有操作都是在嚴格的時(shí)鐘控制下完成的。這些時(shí)序電路共享同一個(gè)時(shí)鐘ＣＬＫ，而所有的狀態(tài)變化都是在時(shí)鐘的上升沿(或下降沿)完成的。
2、什么是線(xiàn)與邏輯，要實(shí)現它，在硬件特性上有什么具體要求？
線(xiàn)與邏輯是兩個(gè)輸出信號相連可以實(shí)現與的功能。在硬件上，要用oc門(mén)來(lái)實(shí)現（漏極或者集電極開(kāi)路），由于不用oc門(mén)可能使灌電流過(guò)大，而燒壞邏輯門(mén)，同時(shí)在輸出端口應加一個(gè)上拉電阻。（線(xiàn)或則是下拉電阻）
3、什么是Setup 和Holdup時(shí)間,setup和holdup時(shí)間區別.
Setup/hold time 是測試芯片對輸入信號和時(shí)鐘信號之間的時(shí)間要求。建立時(shí)間是指觸發(fā)器的時(shí)鐘信號上升沿到來(lái)以前，數據穩定不變的時(shí)間。輸入信號應提前時(shí)鐘上升沿（如上升沿有效）T時(shí)間到達芯片，這個(gè)T就是建立時(shí)間-Setup time.如不滿(mǎn)足setup time,這個(gè)數據就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數據才能被打入觸發(fā)器。保持時(shí)間是指觸發(fā)器的時(shí)鐘信號上升沿到來(lái)以后，數據穩定不變的時(shí)間。如果hold time不夠，數據同樣不能被打入觸發(fā)器。
建立時(shí)間(Setup Time)和保持時(shí)間（Hold time）。建立時(shí)間是指在時(shí)鐘邊沿前，數據信號需要保持不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數據信號需要保持不變的時(shí)間。如果不滿(mǎn)足建立和保持時(shí)間的話(huà)，那么DFF將不能正確地采樣到數據，將會(huì )出現
stability的情況。如果數據信號在時(shí)鐘沿觸發(fā)前后持續的時(shí)間均超過(guò)建立和保持時(shí)間，那么超過(guò)量就分別被稱(chēng)為建立時(shí)間裕量和保持時(shí)間裕量。
4、什么是競爭與冒險現象？怎樣判斷？如何消除？
在組合邏輯中，由于門(mén)的輸入信號通路中經(jīng)過(guò)了不同的延時(shí)，導致到達該門(mén)的時(shí)間不一致叫競爭。產(chǎn)生毛刺叫冒險。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現象。解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。
5、你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？
常用邏輯電平：12V，5V，3.3V；TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。cmos的高低電平分別為:Vih>=0.7VDD,Vil=0.3VDD;Voh>=0.9VDD,Vol=0.1VDD. TTL的為:Vih>=2.0v,Vil=0.8v;Voh>=2.4v,Vol=0.4v. 用cmos可直接驅動(dòng)ttl;加上拉后,ttl可驅動(dòng)cmos.
6、如何解決亞穩態(tài)。
亞穩態(tài)是指觸發(fā)器無(wú)法在某個(gè)規定時(shí)間段內達到一個(gè)可確認的狀態(tài)。當一個(gè)觸發(fā)器進(jìn)入亞穩態(tài)時(shí)，既無(wú)法預測該單元的輸出電平，也無(wú)法預測何時(shí)輸出才能穩定在某個(gè)正確的電平上。在這個(gè)穩定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無(wú)用的輸出電平可以沿信號通道上的各個(gè)觸發(fā)器級聯(lián)式傳播下去。
解決方法：
1 降低系統時(shí)鐘
2 用反應更快的FF
3 引入同步機制，防止亞穩態(tài)傳播
4 改善時(shí)鐘質(zhì)量，用邊沿變化快速的時(shí)鐘信號
關(guān)鍵是器件使用比較好的工藝和時(shí)鐘周期的裕量要大。
7、IC設計中同步復位與異步復位的區別。
同步復位在時(shí)鐘沿采復位信號，完成復位動(dòng)作。異步復位不管時(shí)鐘，只要復位信號滿(mǎn)足條件，就完成復位動(dòng)作。異步復位對復位信號要求比較高，不能有毛刺，如果其與時(shí)鐘關(guān)系不確定，也可能出現亞穩態(tài)。
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