14位、125 MSPS四通道ADC，通過(guò)后端數字求和增強SNR性能

圖1和圖2中所示電路的輸入阻抗使用一個(gè)在1 GHz頻段內校準至50Ω的網(wǎng)絡(luò )分析儀測量，如圖6所示?？梢钥闯鲎罱K網(wǎng)絡(luò )在所需頻段內（第一奈奎斯特區，直流至62.5 MHz）的VSWR為1.2或更低。

前端接口設計程序

。知道并理解設計前端時(shí)的關(guān)鍵參數，包括：

o輸入阻抗/VSWR（電壓駐波比）是一個(gè)無(wú)量綱參數，反映目標帶寬內有多少功率被反射到負載中。網(wǎng)絡(luò )的輸入阻抗是特定的負載值，通常為50Ω。

o通帶平坦度通常指額定帶寬內容許的波動(dòng)紋波量。

o帶寬僅僅是系統要使用的頻率范圍。

o最小信噪比（SNR）和無(wú)雜散動(dòng)態(tài)范圍（SFDR）

o輸入驅動(dòng)電平與帶寬、輸入阻抗和VSWR特性有關(guān)，可設置轉換器滿(mǎn)量程輸入信號所需的增益和幅度。它高度依賴(lài)所選的前端元件，如變壓器、放大器或抗混疊濾波器，并且可能是最難以達到的參數之一。

。ADC與濾波器的負載間必須確定正確數量的串聯(lián)電阻。這是為了防止通帶內的不良信號尖峰，并盡量減少單個(gè)ADC輸入的反沖。在大部分情況下，必須憑經(jīng)驗確定正確值。

。ADC的輸入阻抗可能需要經(jīng)過(guò)外部并聯(lián)電阻分流，才會(huì )降低數值。

。應使用正確串聯(lián)電阻將ADC與濾波器隔離開(kāi)。此串聯(lián)電阻也會(huì )減少尖峰信號，且通常憑經(jīng)驗確定。

電路優(yōu)化技術(shù)和權衡

本接口電路內的參數具有高互動(dòng)性；因此優(yōu)化電路的所有關(guān)鍵規格（帶寬、帶寬平坦度、SNR、SFDR和增益）幾乎不可能。

在圖2中，通帶峰化可以隨著(zhù)串聯(lián)電阻RA的值提高而降低。但是，此電阻的值越高，信號衰減就越大，輸入網(wǎng)絡(luò )必須以更大的信號驅動(dòng)，以填充所有ADC并聯(lián)組合的滿(mǎn)量程輸入范圍。

上述因素的權衡可能有些困難。本設計中，每個(gè)參數權重相等；因此所選值代表了所有設計特征的接口性能。某些設計中，根據系統要求，可能會(huì )選擇不同的值，以便優(yōu)化SFDR、SNR或輸入驅動(dòng)電平。

本設計的SNR性能取決于以下幾個(gè)因素：ADC架構的本質(zhì)、通過(guò)內部采樣和保持機制設置的AD9253 3內部前端緩沖器偏置電流，以及設計的帶寬要求。本例中使用了整個(gè)第一奈奎斯特區。

該特定設計中可以權衡的另一因素是ADC滿(mǎn)量程設置。對于采用本設計獲得的數據，滿(mǎn)量程ADC差分輸入電壓設置為2 V p-p，它可以?xún)?yōu)化SFDR.將滿(mǎn)量程輸入范圍改為低于2.0 V p-p的最大滿(mǎn)量程范圍會(huì )降低SNR性能。

無(wú)源組件和PCB寄生效應考慮

該電路或任何高速電路的性能都高度依賴(lài)于適當的PCB布局，包括但不限于電源旁路、受控阻抗線(xiàn)路（如需要）、元件布局、信號布線(xiàn)以及電源層和接地層。高速ADC和放大器PCB布局的詳情請參見(jiàn)指南MT-031和MT-101.

對于濾波器內的無(wú)源元件，使用低寄生表面貼裝電容、電感和電阻。所選電感來(lái)自Coilcra0603CS系列。濾波器使用的表貼電容為5%、C0G、0402型，以確保穩定性和精度。

系統的完整文檔請參見(jiàn)CN-0249設計支持包。

常見(jiàn)變化

對于需要相同帶寬、更低功耗和性能的應用，可使用12位、125 MSPS四通道ADC AD9633.對于需要相同帶寬、略高功耗和更高性能的應用，可使用16位、125 MSPS四通道ADC AD9653.這些器件與之前列舉的其他器件引腳兼容。

電路評估與測試

本電路使用修改的AD9253-125EBZ電路板和基于HSC-ADC-EVALCZFPGA的數據采集板。這兩片板具有對接高速連接器，可以快速完成設置并評估電路性能。修改的AD9253-125EBZ板包括本筆記所述的評估電路，與Visual Analog評估軟件一起使用的HSC-ADC-EVALCZ數據采集板，以及用于適當控制ADC并采集數據的SPI控制器軟件。