基于FPGA與DSP導引頭信號處理中FPGA設計

1 引言

隨著(zhù)同防工業(yè)對精確制導武器要求的不斷提高，武器系統總體設計方案的日趨復雜，以及電子元器件水平的飛速發(fā)展。導引頭信號處理器的功能越來(lái)越復雜，硬件規模越來(lái)越大．處理速度也越來(lái)越高．而且產(chǎn)品的更新速度加快，生命周期縮短。實(shí)現功能強、性能指標高、抗干擾能力強、工作穩定可靠、體積小、功耗低、結構緊湊合理符合彈載要求的導引頭信號處理器已經(jīng)勢在必行。過(guò)去單一采用DSP處理器搭建信號處理器已經(jīng)不能滿(mǎn)足要求．FPGA+DSP的導引頭信號處理結構成為當前以及未來(lái)一段時(shí)間的主流。

FPGA和DSP處理器具有截然不同的架構，在一種器件上非常有效的算法．在另一種器件上可能效率會(huì )非常低。如果目標要求大量的并行處理或者最大的多通道流量，那么單純基于DSP的硬件系統就可能需要更大的面積，成本或功耗。一個(gè)FPGA僅在一個(gè)器件上就能高提供多達550個(gè)并行乘法和累加運算，從而以較少的器件和較低的功耗提供同樣的性能。但對于定期系數更新，決策控制任務(wù)或者高速串行處理任務(wù)，FPGA的優(yōu)化程度遠不如DSP。

FPGA+DSP的數字硬件系統正好結合了兩者的優(yōu)點(diǎn)，兼顧了速度和靈活性。本文以導引頭信號處理系統為例說(shuō)明FPGA+DSP系統中FPGA的關(guān)鍵技術(shù)。

2 系統組成

本系統南一片FPGA和一片DSP來(lái)組成，FPGA在實(shí)時(shí)并行計算實(shí)現標準數字信號處理算法的能力遠強于DSP，因此數字接收系統信號處理要用到的FIR濾波、FFT、IFFT等算法，在FPGA中實(shí)現要遠快于用DSP，且FPGA廠(chǎng)商提供了非常豐富易用的能實(shí)現數字信號處理的參數Core．可以大大簡(jiǎn)化開(kāi)發(fā)過(guò)程。而且，FPGA支持丁程師設計高度并行的架構以及有大量乘法器和存儲器資源，因此將數字下變頻(DDC)，脈壓(PC)，動(dòng)目標檢測(MTD)，恒虛警處理(CFAR)等也在FPGA中實(shí)現，可有效提高實(shí)時(shí)性，集成度和穩定性。而DSP用來(lái)進(jìn)行其他復雜信號處理，比如自動(dòng)目標識別、抗干擾等。

FPGA和DSP的通信通過(guò)32位的數據總線(xiàn)聯(lián)通。FPGA通過(guò)此數據總線(xiàn)把柃測得到的目標信息傳遞給DSP做后續處理，DSP則通過(guò)數據總線(xiàn)傳遞控制信息。

圖1 FPGA+DSP的系統組成框圖

3 FPGA設計中的關(guān)鍵技術(shù)

3．1 跨時(shí)鐘域的設計

3．1．1基礎

只有最初級的邏輯電路才使用單一的時(shí)鐘。大多數與數據傳輸相關(guān)的應用都有與牛俱來(lái)的挑戰，即跨越多個(gè)時(shí)鐘域的數據移動(dòng)，例如磁盤(pán)控制器、CDROM／DVD控制器、調制解調器、網(wǎng)卡以及網(wǎng)絡(luò )處理器等。當信號從一個(gè)時(shí)鐘域傳送到另一個(gè)時(shí)鐘域時(shí)，出現在新時(shí)鐘域的信號是異步信號。

在現代IC、ASIC以及FPGA設計中，許多軟件程序可以幫助工程師建立幾百萬(wàn)門(mén)的電路。但這些程序都無(wú)法解決信號同步問(wèn)題。設計者需要了解可靠的設計技巧，以減少電路在跨時(shí)鐘域通信時(shí)的故障風(fēng)險。

從事多時(shí)鐘設計的第一步是要理解信號穩定性問(wèn)題。當一個(gè)信號跨越某個(gè)時(shí)鐘域時(shí)．對新時(shí)鐘域的電路來(lái)說(shuō)它就是一個(gè)異步信號。接收該信號的電路需要對其進(jìn)行同步。同步可以防止第一級存儲單元(觸發(fā)器)的亞穩態(tài)在新的時(shí)鐘域里傳播蔓延。

亞穩態(tài)是指觸發(fā)器無(wú)法在某個(gè)規定時(shí)間段內達到一個(gè)可確認的狀態(tài)。當一個(gè)觸發(fā)器進(jìn)入亞穩態(tài)時(shí)，既尤法預測該單元的輸}}{電平，也無(wú)法預測何時(shí)輸出才能穩定在某個(gè)正確的電平上。在這個(gè)穩定期問(wèn)，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種尤用的輸出電平可以滑信號通道上的各個(gè)觸發(fā)器級聯(lián)式傳播下去。

由于數據率比較低，而FPGA的工作頻率可以很高，所以在雷達信號處理機的FPGA設計中，勢必要引入跨時(shí)鐘域的設計，例如在某項口中，控制網(wǎng)絡(luò )為10M．脈沖壓縮工作時(shí)鐘為200M，MTD、CFAR為80M，是個(gè)典型的跨時(shí)鐘域設計。

圖2時(shí)鐘域示意圖