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WCDMA速率適配算法的FPGA實(shí)現

作者:解放軍信息工程大學(xué)信息工程學(xué)院,李明,胡捍英,佟玉偉 時(shí)間:2004-06-21 來(lái)源:電子設計應用 收藏
摘 要: 為了支持多媒體業(yè)務(wù)的傳輸,第三代移動(dòng)通信WCDMA系統采用了獨特的方案,同時(shí)也加大了系統復雜度,并引入了較長(cháng)的處理時(shí)延。算法是業(yè)務(wù)復用方案的核心算法。本文具體提出了在中進(jìn)行模塊合并、產(chǎn)生進(jìn)行比特積攢搬移的實(shí)現方案,縮短了處理延時(shí),大大提高了系統的處理能力。
關(guān)鍵詞:;;;;
引言
隨著(zhù)因特網(wǎng)爆炸性的增長(cháng)以及各種無(wú)線(xiàn)業(yè)務(wù)需求的增加,傳統的無(wú)線(xiàn)通信網(wǎng)已經(jīng)越來(lái)越無(wú)法適應人們的需要。因此,以大容量、高數據率和承載多媒體業(yè)務(wù)為目的的第三代移動(dòng)通信系統(IMT-2000)應運而生。碼分多址(CDMA)由于其良好的抗噪性、保密性和簡(jiǎn)單性等優(yōu)點(diǎn)而成為第三代移動(dòng)通信的主流。主要方案包括歐洲標準WCDMA,美國標準CDMA-2000和中國標準TD-SCDMA。
和傳統的CDMA系統相比,第三代移動(dòng)通信的最大特點(diǎn)在于可支持具有不同QoS的變速率的多種業(yè)務(wù),這便要求其具有將各種無(wú)線(xiàn)媒體業(yè)務(wù)復接在一起傳輸的能力。為了達到這一目標,WCDMA采用了一種比較完善的業(yè)務(wù)復接方案,各種業(yè)務(wù)須經(jīng)過(guò)一套復雜的流程才能進(jìn)行擴頻調制,占用盡可能少的碼道以恒定的功率發(fā)送。這樣就最大限度地減少了碼道間串擾,降低了對功放線(xiàn)性程度的要求。圖1所示的是WCDMA下行鏈路編碼復接方案流程圖。而算法是業(yè)務(wù)復用方案的核心算法,如何設計有效的算法實(shí)現方案,是業(yè)務(wù)復用方案設計的關(guān)鍵環(huán)節。


圖1 下行鏈路編碼復接方案


圖2 下行鏈路Turbo編碼比特鑿孔時(shí)TrCH的速率適配


圖3 下行未編碼和卷積編碼以及重復的Turbo編碼的TrCH的速率匹配


圖4 產(chǎn)生

速率適配算法描述
一條傳輸信道上不同的傳輸時(shí)間間隔中的比特數有可能不一樣,但是上下行鏈路都對傳輸的比特率有一定的要求:下行鏈路中如果比特數低于最小值的就會(huì )被中斷;上行鏈路中各傳輸時(shí)間間隔的比特數不同,但需要保證第二次交織后的總比特率等于所分配的專(zhuān)用物理信道的總比特率。因此需要重復或者鑿去傳輸信道上的一些比特。速率適配就是指在傳輸信道上的數據比特被鑿孔(Puncturing)或重復(Repeating),以便使信道映射時(shí)達到傳輸格式所要求的比特速率?!拌徔住笔前凑找欢ǖ乃惴ㄨ徣ツ承┪恢玫谋忍?;“重復”則按照一定的算法在某些位置插入重復比特。
速率匹配前的比特記為:xi1,xi2,xi3,k,xixi 其中 i 為 TrCH 號,速率匹配參數為Xi, eini, eplus, 和eminus。
eini:初始化誤差,算法中誤差e的初始值;
eminus:相減誤差,算法中誤差e的相減值;
eplus:相加誤差,算法中誤差e的相加值;
N:數據量,即速率適配前的數據量。
速率匹配的規則如下:
if 要執行“鑿孔”操作
e=eini 初始化目前的與要求的鑿孔比例之間的偏差
m=1 當前比特索引序號
do while m <= N
e=e-eminus 修改誤差
if e <= 0 then 檢查m是否是應該鑿掉的比特序號
鑿掉該比特xi,m
e=e+eplus 更改誤差
end if
m=m+1 進(jìn)行下一個(gè)比特的判斷
end do
else
e = eini 初始化目前的與要求的鑿孔比例之間的偏差
m = 1 當前比特索引序號
do while m <= N
e = e - eminus 修改誤差
do while e <= 0 檢查比特m 是否是應被重復的比特序號
重復比特 xi,m
e = e + eplus 更改誤差
end do
m = m + 1 進(jìn)行下一個(gè)比特的判斷
end do
end if
該適配算法對于上行鏈路和下行鏈路都是適用的。3GPP協(xié)議中規定了“鑿孔”和“重復”算法的使用對象與范圍。Turbo編碼后的系統比特不允許鑿去,因此如果對Turbo編碼后的數據進(jìn)行“鑿”操作,則首先應將系統比特和校驗比特區分開(kāi),僅對其中的校驗比特進(jìn)行“鑿”操作;然而Turbo編碼后的數據如果進(jìn)行“重復”以及卷積編碼后數據進(jìn)行“鑿”或“重復”都不區分系統比特與校驗比特。上述情況的速率匹配見(jiàn)圖2及圖3。
另外,協(xié)議給出的確定參數的算法依編碼方式及鏈路的不同而不同。也就是說(shuō),Turbo編碼與卷積編碼、下行鏈路與上行鏈路在確定適配參數的算法上有區別。具體的確定算法可以參考3G相應的協(xié)議。

速率適配的實(shí)現
通過(guò)對編碼復接的方案研究發(fā)現,直接根據協(xié)議流程對數據流各個(gè)步驟(一共大約11個(gè)步驟)直接進(jìn)行處理將會(huì )大大增加系統復雜度,這樣每個(gè)步驟之間都需對數據進(jìn)行緩存,而移動(dòng)環(huán)境下系統支持的最高速率可達384Kbps,對于TTI=20ms的業(yè)務(wù),平均每步需要的緩存為7.68K,所需要的總存儲量是巨大的。而且這中間,數據流頻繁的寫(xiě)入讀出所導致的處理時(shí)延也是難以忍受的。因此,如果將某些步驟合并起來(lái),就能減少不必要的數據存取工作,從而節省存儲量,縮短處理延時(shí)。
上行鏈路的速率匹配按10ms數據幀為單位進(jìn)行,而下行鏈路則是以TTI為單位針對一個(gè)無(wú)線(xiàn)幀的數據比特進(jìn)行的。雖然算法上一致,但是考慮到上下行各自的步驟合并情況,在實(shí)際處理上還是有很大區別的。下面以下行144Kb/s速率適配為例介紹一下其FPGA的實(shí)現方法。
144Kb/s速率適配過(guò)程大致分為兩個(gè)模塊:鑿圖樣產(chǎn)生模塊和轉換模塊。在實(shí)現過(guò)程中,用到的存儲資源是兩個(gè)RAM—一個(gè)用來(lái)存“鑿”圖樣、另一個(gè)用來(lái)存原來(lái)的數據,兩個(gè)DCFIFO(雙時(shí)鐘FIFO)用來(lái)存比特收集后的兩幀數據。


圖5 轉換

鑿孔圖樣產(chǎn)生模塊
由于144Kb/s業(yè)務(wù)信道編碼用的是Turbo編碼,鑿孔時(shí)只針對兩個(gè)分量編碼器輸出的校驗比特,因此需先進(jìn)行比特分離再分塊進(jìn)行鑿孔操作(系統比特塊自動(dòng)保留不進(jìn)行鑿孔操作)。我們采用了一種鑿孔圖樣控制方式,所有待速率適配比特都對應一個(gè)P比特,P=1表示鑿去,P=0表示保留,以此種方式產(chǎn)生鑿孔圖樣來(lái)控制保留比特的搬移。具體實(shí)現框圖如圖4所示。主要硬件結構包括一個(gè)加法器、一個(gè)減法器、一個(gè)數值比較器、一個(gè)計數器和一個(gè)選通控制模塊及參數初始化模塊。
該結構工作過(guò)程如下:首先,比特分離和參數初始化模塊主要完成模塊計數和eini、eminus、eplus等參數的初始化設置。
在減法器端,當前誤差值e減去eminus,該數值同時(shí)送給數值比較器和選通控制模塊。減法器的輸出結果和0值作比較,如果結果小于零則記P比特為1;如果結果大于零則記P比特為0,同時(shí)將減法器的輸出結構作為當前加法器的A端輸入值。P比特則在選通控制模塊產(chǎn)生的讀寫(xiě)使能、地址信號線(xiàn)的驅動(dòng)下寫(xiě)入Punc_ram。另外用一個(gè)計數器來(lái)對比特數進(jìn)行記錄,以控制整個(gè)流程的結束時(shí)刻。系統時(shí)鐘為8倍碼片時(shí)鐘,計數器和Punc_ram都采用同步控制,加法器、減法器及比較器都不采用同步時(shí)鐘延時(shí)。

保留比特搬移轉換模塊
鑿圖樣產(chǎn)生以后,接下來(lái)的操作就是保留比特的搬移和轉換,并進(jìn)行第一次交織和無(wú)線(xiàn)幀分段。按照3GPP協(xié)議,對于TTI=20ms的144Kb/s業(yè)務(wù),其交織模式是<0,1>,亦即順序輸出。
實(shí)現的流程圖如圖5。假定TURBO編碼后待速率適配的比特流存在out_ram中,這里進(jìn)行的操作關(guān)鍵是鑿孔圖樣的讀出和out_ram的讀出應該是同步一致進(jìn)行(在同一個(gè)時(shí)鐘上升沿開(kāi)始),用Punc_ram的輸出來(lái)作為積攢比特的使能信號。用移位寄存器組和計數器實(shí)現比特積攢,每等到滿(mǎn)16bit時(shí),就進(jìn)行串并轉換,同時(shí)產(chǎn)生一個(gè)fifo寫(xiě)使能脈沖,把一個(gè)字的內容寫(xiě)入fifo;等到滿(mǎn)一幀(復接前的數據幀)的時(shí)候,轉向對下一個(gè)fifo進(jìn)行寫(xiě)操作。到一個(gè)數據幀4205bit結束時(shí),積攢比特不滿(mǎn)16的補零表示,串并轉換為一個(gè)字寫(xiě)入fifo。

資源使用和時(shí)延分析
按照上面的實(shí)現方式,主要占用的是存儲資源,現代FPGA中的ESB(嵌入式系統塊)可以很容易地實(shí)現各種類(lèi)型的存儲模塊,包括雙端口RAM、ROM、FIFO及CAM塊。下面主要進(jìn)行的是時(shí)延分析。
按照上面的流程可以大致估算一個(gè)比特從“鑿孔”圖樣產(chǎn)生到比特搬移完成所用的時(shí)間。所選工作時(shí)鐘速率為8倍碼片速率3.84MHz,一個(gè)時(shí)鐘周期約為32.4ns。鑿孔圖樣模塊中的加法器、減法器、選通控制大概需要3個(gè)時(shí)鐘周期,9516個(gè)鑿孔圖樣的產(chǎn)生需要大致925ns;保留比特搬移模塊主要是數據比特的直接搬移,對于最后一個(gè)比特而言,假定它是保留比特,從搬移開(kāi)始到最終寫(xiě)入FIFO,經(jīng)過(guò)了大致9516+16=9532個(gè)時(shí)鐘周期,耗時(shí)大約308ns。對整個(gè)流程用MAXPUSII仿真,總共耗時(shí)1.336ms,考慮到中間的緩沖控制和使能控制延遲,仿真結果和計算值大致吻合。對于TTI=20ms的業(yè)務(wù),完全滿(mǎn)足處理要求。

結語(yǔ)
WCDMA系統的電路型數據業(yè)務(wù)(64K)和分組型數據業(yè)務(wù)(144K、384K)可以實(shí)現對多媒體業(yè)務(wù)的承載,但由于基帶數據處理量大、比特搬移操作明顯,編碼復接中的核心算法之一速率適配算法我們采用了FPGA實(shí)現,并且適當合并了前后步驟,大大縮短了處理時(shí)間,使系統達到了很高的吞吐量和處理速度,完全滿(mǎn)足3GPP協(xié)議規范的要求。在實(shí)際實(shí)施中被證明是可行的。此外,文中提出的模塊合并、產(chǎn)生鑿孔圖樣進(jìn)行比特積攢搬移的思想同樣可以適合未來(lái)更復雜的編碼復接方案?!?/P>

參考文獻
1 3GPP TS 25.211(2000-09) Physical channels and mapping of transport channels onto physical channels (FDD)
2 3GPP TS 25.212(2000-09) Multiplexing and channel coding (FDD)
3 WCDMA系統業(yè)務(wù)復用規范(2.1).中國第三代移動(dòng)通信系統研究開(kāi)發(fā)項目總體組. 2000,11
4代琳等. 用于WCDMA編碼復接的一種新的算法.電子學(xué)報.2000,11A
5 Altera Device Data Book. 2000




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