高速PCB設計中的時(shí)序分析及仿真策略解析

　　在網(wǎng)絡(luò )通訊領(lǐng)域，ATM交換機、核心路由器、千兆以太網(wǎng)以及各種網(wǎng)關(guān)設備中，系統數據速率、時(shí)鐘速率不斷提高，相應處理器的工作頻率也越來(lái)越高;數據、語(yǔ)音、圖像的傳輸速度已經(jīng)遠遠高于500Mbps，數百兆乃至數吉的背板也越來(lái)越普遍。數字系統速度的提高意味著(zhù)信號的升降時(shí)間盡可能短，由數字信號頻率和邊沿速率提高而產(chǎn)生的一系列高速設計問(wèn)題也變得越來(lái)越突出。當信號的互連延遲大于邊沿信號翻轉時(shí)間的20%時(shí)，板上的信號導線(xiàn)就會(huì )呈現出傳輸線(xiàn)效應，這樣的設計就成為高速設計。高速問(wèn)題的出現給硬件設計帶來(lái)了更大的挑戰，有許多從邏輯角度看來(lái)正確的設計，如果在實(shí)際PCB設計中處理不當就會(huì )導致整個(gè)設計失敗，這種情形在日益追求高速的網(wǎng)絡(luò )通信領(lǐng)域更加明顯。專(zhuān)家預測，在未來(lái)的硬件電路設計開(kāi)銷(xiāo)方面，邏輯功能設計的開(kāi)銷(xiāo)將大為縮減，而與高速設計相關(guān)的開(kāi)銷(xiāo)將占總開(kāi)銷(xiāo)的80%甚至更多。高速問(wèn)題已成為系統設計能否成功的重要因素之一。

　　因高速問(wèn)題產(chǎn)生的信號過(guò)沖、下沖、反射、振鈴、串擾等將嚴重影響系統的正常時(shí)序，系統時(shí)序余量的減少迫使人們關(guān)注影響數字波形時(shí)序和質(zhì)量的各種現象。由于速度的提高使時(shí)序變得苛刻時(shí)，無(wú)論事先對系統原理理解得多么透徹，任何忽略和簡(jiǎn)化都可能給系統帶來(lái)嚴重的后果。在高速設計中，時(shí)序問(wèn)題的影響更為關(guān)鍵，本文將專(zhuān)門(mén)討論高速設計中的時(shí)序分析及其仿真策略。

　　1 公共時(shí)鐘同步的時(shí)序分析及仿真

　　在高速數字電路中，數據的傳輸一般都通過(guò)時(shí)鐘對數據信號進(jìn)行有序的收發(fā)控制。芯片只能按規定的時(shí)序發(fā)送和接收數據，過(guò)長(cháng)的信號延遲或信號延時(shí)匹配不當都可能導致信號時(shí)序的違背和功能混亂。在低速系統中，互連延遲和振鈴等現象都可忽略不計，因為在這種低速系統中信號有足夠的時(shí)間達到穩定狀態(tài)。但在高速系統中，邊沿速率加快、系統時(shí)鐘速率上升，信號在器件之間的傳輸時(shí)間以及同步準備時(shí)間都縮短，傳輸線(xiàn)上的等效電容、電感也會(huì )對信號的數字轉換產(chǎn)生延遲和畸變，再加上信號延時(shí)不匹配等因素，都會(huì )影響芯片的建立和保持時(shí)間，導致芯片無(wú)法正確收發(fā)數據、系統無(wú)法正常工作。

　　所謂公共時(shí)鐘同步，是指在數據的傳輸過(guò)程中，總線(xiàn)上的驅動(dòng)端和接收端共享同一個(gè)時(shí)鐘源，在同一個(gè)時(shí)鐘緩沖器(CLOCK BUFFER)發(fā)出同相時(shí)鐘的作用下，完成數據的發(fā)送和接收。圖1所示為一個(gè)典型的公共時(shí)鐘同步數據收發(fā)工作示意圖。圖1中，晶振CRYSTAL產(chǎn)生輸出信號CLK_IN到達時(shí)鐘分配器CLOCK BUFFER，經(jīng)CLOCK BUFFER分配緩沖后發(fā)出兩路同相時(shí)鐘，一路是CLKB，用于DRIVER的數據輸出;另一路是CLKA，用于采樣鎖存由DRIVER發(fā)往RECEIVER的數據。時(shí)鐘CLKB經(jīng)Tflt_CLKB一段飛行時(shí)間(FLIGHT TIME)后到達DRIVER，DRIVER內部數據由CLKB鎖存經(jīng)過(guò)TCO_DATA時(shí)間后出現在DRIVER的輸出端口上，輸出的數據然后再經(jīng)過(guò)一段飛行時(shí)間Tflt_DATA到達RECEIVER的輸入端口;在RECEIVER的輸入端口上，利用CLOCK BUFFER產(chǎn)生的另一個(gè)時(shí)鐘CLKA(經(jīng)過(guò)的延時(shí)就是CLKA時(shí)鐘飛行時(shí)間，即Tflt_CLKA)采樣鎖存這批來(lái)自DRIVER的數據，從而完成COMMON CLOCK一個(gè)時(shí)鐘周期的數據傳送過(guò)程。

　　以上過(guò)程表明，到達RECEIVER的數據是利用時(shí)鐘下一個(gè)周期的上升沿采樣的，據此可得到數據傳送所應滿(mǎn)足的兩個(gè)必要條件：①RECEIVER輸入端的數據一般都有所要求的建立時(shí)間Tsetup，它表示數據有效必須先于時(shí)鐘有效的最小時(shí)間值，數據信號到達輸入端的時(shí)間應該足夠早于時(shí)鐘信號，由此可得出建立時(shí)間所滿(mǎn)足的不等式;②為了成功地將數據鎖存到器件內部，數據信號必須在接收芯片的輸入端保持足夠長(cháng)時(shí)間有效以確保信號正確無(wú)誤地被時(shí)鐘采樣鎖存，這段時(shí)間稱(chēng)為保持時(shí)間，CLKA的延時(shí)必須小于數據的無(wú)效時(shí)間(INVALID)，由此可得出保持時(shí)間所滿(mǎn)足的不等式。

　　1.1 數據建立時(shí)間的時(shí)序分析

　　由第一個(gè)條件可知，數據信號必須先于時(shí)鐘CLKA到達接收端，才能正確地鎖存數據。在公共時(shí)鐘總線(xiàn)中，第一個(gè)時(shí)鐘周期的作用是將數據鎖存到DRIVER的輸出端，第二個(gè)時(shí)鐘周期則將數據鎖存到RECEIVER的內部，這意味著(zhù)數據信號到達RECEIVER輸入端的時(shí)間應該足夠早于時(shí)鐘信號CLKA。為了滿(mǎn)足這一條件，必須確定時(shí)鐘和數據信號到達RECEIVER的延時(shí)并保證滿(mǎn)足接收端建立時(shí)間的要求，任何比需要的建立時(shí)間多出來(lái)的時(shí)間量即為建立時(shí)間時(shí)序余量Tmargin。在圖1的時(shí)序圖中，所有箭頭線(xiàn)路表示數據信號和時(shí)鐘信號在芯片內部或傳輸線(xiàn)上產(chǎn)生的延時(shí)，在下面的箭頭線(xiàn)路表示從第一個(gè)時(shí)鐘邊沿有效至數據到達RECEIVER輸入端的總延時(shí)，在上面的箭頭線(xiàn)路表示接收時(shí)鐘CLKA的總延時(shí)。從第一個(gè)時(shí)鐘邊沿有效至數據到達RECEIVER輸入端的總延時(shí)為：

　　TDATA_DELAY=TCO_CLKB+Tflt_CLKB+TCO_DATA+Tflt_DATA

　　接收時(shí)鐘CLKA下一個(gè)周期的總延時(shí)為：

　　TCLKA_DELAY=TCYCLE+TCO_CLKA+Tflt_CLKA

　　要滿(mǎn)足數據的建立時(shí)間則必須有：

　　TCLKA_DELAY_MIN-TDATA_DELAY_MAX-Tsetup-Tmargin>0

　　展開(kāi)并考慮時(shí)鐘的抖動(dòng)Tjitter等因素整理后得到：

　　TCYCLE+(TCO_CLKA_MIN-TCO_CLKB_MAX)+ (Tflt_CLKA_MIN-Tflt_CLKB_MAX)-TCO_DATA_MAX-Tflt_DATA_SETTLE_DELAY_MAX-Tjitter-Tsetup-Tmargin>0 (1)

　　式(1)中TCYCLE為時(shí)鐘的一個(gè)時(shí)鐘周期;第一個(gè)括號內是時(shí)鐘芯片CLOCK BUFFER輸出時(shí)鐘CLKA、CLKB之間的最大相位差，即手冊上稱(chēng)的OUTPUT-output skew;第二個(gè)括號內則是CLOCK BUFFER芯片輸出的兩個(gè)時(shí)鐘CLKA、CLKB分別到達RECEIVER和DRIVER的最大延時(shí)差。式(1)中TCO_DATA是指在一定的測試負載和測試條件下，從時(shí)鐘觸發(fā)開(kāi)始到數據出現在輸出端口并到達測試電壓Vmeas(或VREF)閾值的時(shí)間間隔，TCO_DATA的大小與芯片內部邏輯延時(shí)、緩沖器OUTPUT BUFFER特性、輸出負載情況都有直接關(guān)系，TCO可在芯片數據手冊中查得。

　　由公式(1)可知，可調部分實(shí)際只有兩項：Tflt_CLKB_MIN-Tflt_CLKB_MAX和Tflt_DATA_SETTLE_DELAY_MAX。單從滿(mǎn)足建立時(shí)間而言，Tflt_CLKA_MIN應盡可能大，而Tflt_CLKB_MAX和Tflt_DATA_SETTLE_DELAY_MAX則要盡可能小。實(shí)質(zhì)上，就是要求接收時(shí)鐘來(lái)得晚一點(diǎn)，數據來(lái)得早一點(diǎn)。

　　1.2 數據保持時(shí)間的時(shí)序分析

　　為了成功地將數據鎖存到器件內部，數據信號必須在接收芯片的輸入端保持足夠長(cháng)時(shí)間有效以確保信號正確無(wú)誤地被時(shí)鐘采樣鎖存，這段時(shí)間稱(chēng)為保持時(shí)間。在公共時(shí)鐘總線(xiàn)中，接收端緩沖器利用第二個(gè)時(shí)鐘邊沿鎖存數據，同時(shí)在驅動(dòng)端把下一個(gè)數據鎖存到數據發(fā)送端。因此為了滿(mǎn)足接收端保持時(shí)間，必須保證有效數據在下一個(gè)數據信號到達之前鎖存到接收端觸發(fā)器中，這就要求接收時(shí)鐘CLKA的延時(shí)要小于接收數據信號的延時(shí)。

　　TCLKA_DELAY=TCO_CLKA+Tflt_CLKA

　　而數據延時(shí)：

　　TDATA_DELAY=TCO_CLKB+Tflt_CLKB+TCO_DATA+Tflt_DATA_SWITCH_DELAY

　　若要滿(mǎn)足數據的保持時(shí)間，則必須有：

　　TDATA_DELAY_MIN-TCLKA_DELAY_MAX-Thold-Tmargin>0

　　展開(kāi)、整理并考慮時(shí)鐘抖動(dòng)Tjitter等因素，可得如下關(guān)系：

　　(TCO_CLKB_MIN-TCO_CLKA_MAX)+(Tflt_CLKB_MIN-Tflt_CLKA_MAX)+TCO_DATA_MIN+Tflt_DATA_SWITCH_DELAY_MIN-Thold-Tmargin-Tjitter>0 (2)