多種EDA工具進(jìn)行FPGA設計的原理及方法簡(jiǎn)介

　　由Modelsim進(jìn)行仿真，需要導出VHDL或Verilog HDL網(wǎng)表。此網(wǎng)表是由針對特定FPGA器件的基本單元組成的。這些基本單元在FPGA廠(chǎng)家提供的廠(chǎng)家庫中含有其定義和特性，且廠(chǎng)家一般提供其功能的 VHDL或Verilog VDL庫。因此，在Modelsim下進(jìn)行仿真，需要設置廠(chǎng)家庫信息。如使用Altera公司的Apex20ke系列，需要將 Apex20ke_atoms.v(或.vhd)與Apex20ke_component.v文件設置或編譯到工程項目的對應庫中。除網(wǎng)表外，還需要布局布線(xiàn)輸出的標準延時(shí)文件(sdf)，將sdf文件加入仿真可以在窗口化界面設置加入，或通過(guò)激勵指定。如使用Verilog HDL時(shí)加入反標語(yǔ)句$sdf_annotate(“”，Top)通過(guò)參數路徑指定即可。

　　在綜合階段，應利用設計指定的約束文件將RTL級設計功能實(shí)現并優(yōu)化到具有相等功能且具有單元延時(shí)(但不含時(shí)序信息)的基本器件中，如觸發(fā)器、邏輯門(mén)等，得到的結果是功能獨立于FPGA的網(wǎng)表。它不含時(shí)序信息，可作為后續的布局布線(xiàn)使用。使用FPGA Compiler II進(jìn)行綜合后可以導出EDIF網(wǎng)絡(luò )。

　　在實(shí)際階段，主要是利用綜合后生成的EDIF網(wǎng)表并基于FPGA內的基本器件進(jìn)行布局布線(xiàn)?？梢岳貌季€(xiàn)工具Foundation Series選用具體器件(如Virtex系列器件)進(jìn)行布局布線(xiàn)加以實(shí)現，也可以使用布線(xiàn)工具Quartus選用Apex20ke系列器件進(jìn)行布局布線(xiàn)加以實(shí)現，同時(shí)輸出相應的VHDL或Verilog HDL格式，以便在Modelsim下進(jìn)行仿真。

　　關(guān)于其它階段，因篇幅關(guān)系，在此不再述。

　　在數字系統設計的今天，利用多種EDA工具進(jìn)行處理，同時(shí)使用FPGA快速設計專(zhuān)用系統或作為檢驗手段已經(jīng)成為數字系統設計中不可或缺的一種方式，了解并熟悉其設計流血應成為現今電子工程師的一種必備知識。