一種基于通用型PCI接口的VHDL-CPLD設計

　　用CPLD設計所構成的CPI接口系統具有簡(jiǎn)潔、可靠等優(yōu)點(diǎn)，是一種行之有效的設計途徑。很多技術(shù)雜志和網(wǎng)站上，都有不少用CPLD設計PCI 常規傳輸系統的文章。但用這些方法在MzxPlusII、Fundition等環(huán)境下進(jìn)行模擬仿真時(shí)，其產(chǎn)生的時(shí)序往往與PCI規范有很大出入。雖然 Altera 等公司推出PCI核可以直接使用，但這樣的內核占用CPLD資源較多，且能適配的器件種類(lèi)少，同時(shí)價(jià)格也高，在實(shí)際設計應用中有很大的局限性。因此，使用通用型CPLD器件設計簡(jiǎn)易型PCI接口有很大的現實(shí)意義。在Compact接口的CPLD設計中，筆者根據PCI總線(xiàn)傳輸時(shí)序來(lái)進(jìn)行狀態(tài)機構造，并使用 VHDL語(yǔ)言進(jìn)行功能模擬和定時(shí)分析，從而達到了預期目的。用該方法設計的CPLD-PCI接口既可支持PCI常規傳輸，也可支持PCI猝發(fā)傳輸，而且在系統編程和下載器件方面，效果也都很好。

　　1 典型的CPLD-PCI接口模型簡(jiǎn)介

　　用CPLD作PCI接口所構成的系統模型如圖1所示。這里，CPLD/FPGA用于完成PCI主/從傳輸時(shí)序的邏輯構成與變換，并對雙口RAM 進(jìn)行適當操作。在整個(gè)系統的設計中，CPLD常常使用PCI總線(xiàn)的33MHz時(shí)鐘，雙口RAM常常選用高速器件來(lái)簡(jiǎn)化PCI傳輸的邏輯設計。

　　2 PCI總線(xiàn)傳輸時(shí)序分析

　　PCI總線(xiàn)傳輸至少需要40多條信號線(xiàn)，包括數據/地址線(xiàn)、接口控制線(xiàn)、仲裁、總線(xiàn)命令及系統線(xiàn)等。每次數據傳輸均由一個(gè)地址脈沖和一個(gè)或幾個(gè)數據脈沖組成。一次傳輸一個(gè)地址和一個(gè)數據的稱(chēng)為常規傳輸;一次傳輸一個(gè)地址和一批數據的稱(chēng)為猝發(fā)傳輸。常用的控制信號有：幀同步信號FRAME、主設備準備好信號 IRDY、從設備準備好信號TRDY、從設備選通信號DEVSEL、命令/字節信號C/BE等。圖2 和圖3分別給出了PCI單數據段和猝發(fā)操作時(shí)的讀寫(xiě)時(shí)序。

　　分析PCI總線(xiàn)的傳輸時(shí)序，可以看出，PCI總線(xiàn)傳輸有以下幾個(gè)顯著(zhù)特點(diǎn)：

　　(1)每次數據傳輸時(shí)首先傳出地址和命令字，從設備一般可從地址中確定是不是對本機的訪(fǎng)問(wèn)，并確定訪(fǎng)問(wèn)的首地址;而從設備則從命令字中識別該訪(fǎng)問(wèn)是讀操作還是寫(xiě)操作;

　　(2)讀寫(xiě)訪(fǎng)問(wèn)只有在信號IRDY、TRDY、DEVSEL都為低狀態(tài)時(shí)才能進(jìn)行;

　　(3)猝發(fā)傳輸通常需要通過(guò)邏輯來(lái)實(shí)現地址的自動(dòng)遞加;

　　(4)主從設備中任一方?jīng)]有準備好，操作中都需要能夠引起等待狀態(tài)插入的活動(dòng);

　　(5)系統通常在幀同步信號FRAME的下降沿誘發(fā)數據傳輸，而在上升沿指明只有一個(gè)數據或只剩下一個(gè)數據;

　　(6)讀操作比寫(xiě)操作多一個(gè)中間準備過(guò)程。

　　3 基于CPLD的狀態(tài)機設計

　　3.1 狀態(tài)機的構造

　　根據對上述時(shí)序圖的分析，完成一個(gè)簡(jiǎn)易PCI總線(xiàn)傳輸需要設計六個(gè)狀態(tài)：S0～S5，其中狀態(tài)S0標識PCI總線(xiàn)空閑時(shí)期;狀態(tài)S1標識地址與總線(xiàn)命令識別階段;狀態(tài)S2標識讀操作入口的準備階段;狀態(tài)S3標識讀/寫(xiě)訪(fǎng)問(wèn)周期;狀態(tài)S4標識最后一個(gè)數據傳輸階段;狀態(tài)S5標識操作中的等待時(shí)期。

　　3.2 狀態(tài)功能的確定

　　各狀態(tài)所應執行的功能如下：

　　狀態(tài)S0～S2用于對PCI總線(xiàn)置高信號TRDY和DEVSEL;對雙口RAM則置高片選信號CS，以使讀/寫(xiě)信號處于讀狀態(tài)，此時(shí)地址呈現三態(tài)。此外，在S1態(tài)還應依據地址信號來(lái)確定是不是對本機的選擇，并識別是不是讀或寫(xiě)操作。

　　狀態(tài)S3～S4用于對PCI總線(xiàn)置低信號TRDY和DEVSEL;對雙口RAM則產(chǎn)生片選信號CS、讀或寫(xiě)信號，同時(shí)確定適當的讀寫(xiě)訪(fǎng)問(wèn)地址。

　　狀態(tài)S5用于對PCI總線(xiàn)置低信號TRDY和DEVSEL;并且對雙口RAM置高片選信號CS，以使讀/寫(xiě)信號處于讀狀態(tài)，此時(shí)地址呈現三態(tài)。

　　3.3 狀態(tài)變化的確定

　　根據對PCI總線(xiàn)傳輸時(shí)序的分析，影響各個(gè)狀態(tài)相互轉化的因素是：幀同步信號FRAME、主設備準備好信號IRDY、從設備選擇信號CS- MAP、讀識別信號READ以及寫(xiě)識別信號WRITE。這里，可用CS-MAP、READ、WRITE來(lái)標識狀態(tài)S1產(chǎn)生的中間識別信號。

　　要注意，在狀態(tài)S1時(shí)要寄存收到的首地址，而在狀態(tài)S3變化時(shí)要適時(shí)進(jìn)行地址遞增。

　　還要注意狀態(tài)機設計時(shí)產(chǎn)生的容錯問(wèn)題，以便在非設計狀態(tài)下能夠無(wú)條件回到空閑態(tài)S0。

　　由于采用的是高速雙口RAM，并且規劃分開(kāi)了RAM兩側的寫(xiě)操作區域，因此可以認為：RAM是可以任意訪(fǎng)問(wèn)的。

　　3.4 狀態(tài)圖的規劃

　　綜上所述便可得出如圖4所示的設計規劃圖。

　　4 VHDL語(yǔ)言的描述

　　設計時(shí)，使用三個(gè)進(jìn)程和幾個(gè)并行語(yǔ)句可實(shí)現整個(gè)CPLD的功能：一個(gè)進(jìn)程用于完成從設備及其讀寫(xiě)操作的識別;一個(gè)進(jìn)程用于完成操作地址的獲取與地址的遞增;第三個(gè)進(jìn)程完成狀 態(tài)機的變化。用幾個(gè)并行語(yǔ)句完成操作信號的產(chǎn)生時(shí)，需要注意，各狀態(tài)所完成的功能要用并行語(yǔ)句實(shí)現，不能再用進(jìn)程，否則就會(huì )引起邏輯綜合的麻煩，有時(shí)甚至根本不能綜合。整 個(gè)程序如下：

　　LIBRARY ieee;

　　USE ieee.std_logIC_1164.All;

　　USE ieee.std_logic_unsigned.ALL;

　　ENTTTY cPCI IS

　　PORT(clk,rst,frame,irdy:IN STD_LOGIC;

　　ad_high : IN STD_LOGIC_VECTOR(31 downto 24);

　　ad_low : IN STD_LOGIC_VECTOR(12 downto 0);

　　c_be : IN STD_LOGIC_VECTOR(3 downto 0);

　　trdy,devsel:OUT STD_LOGIC;

　　cs, r_w :OUT STD-LOGIC;

　　addr: OUT STD_LOGIC_VECTOR(12 downto 0);

　　END cpci;

　　ARCHITECTURE behave OF cPCI IS

　　SIGNAL addr_map : STD_LOGIC_VECTOR(12 downto 0);

　　SIGNAL read,write,cs-map:STD_LOGIC;

　　TYPE state_type IS(s0,s1,s2,s3,s4,s5);

　　SIGNAL state: state_type;

　　BEGIN

　　Identify: PROCESS(clk)- -讀、寫(xiě)、從設備的識別

　　BEGIN

　　IF rising_edge(clk)THEN