一種DSP內嵌DARAM的電路設計與ADvance MS仿真驗證

　　摘要：介紹了一種DSP芯片內嵌DARAM的電路結構，詳細分析了接口電路中各個(gè)模塊的功能，包括地址譯碼電路，字線(xiàn)譯碼電路，位線(xiàn)選擇電路及控制電路四部分內容。著(zhù)重介紹了控制電路的原理，及如何實(shí)現一個(gè)周期“雙存取”的功能。利用數?；旌戏抡婀ぞ?a class="contentlabel" href="http://dyxdggzs.com/news/listbylabel/label/ADvance">ADvance MS對整體電路進(jìn)行仿真，結果證明DARAM可以在一個(gè)時(shí)鐘周期內完成一次讀和一次寫(xiě)操作，實(shí)現預期的功能，為DSP設計乃至SOC的設計工作提供了參考。

　　在復雜的系統級微處理器設計中，存儲器負責系統程序和數據的儲存，是整個(gè)系統的重要組成部分，在CPU執行指令的過(guò)程中，要經(jīng)常被訪(fǎng)問(wèn)存儲器，所以存儲器的讀寫(xiě)速度會(huì )影響指令執行的速度。RAM是系統芯片中常用的存儲器，用來(lái)存放數據，普通的RAM在一個(gè)時(shí)鐘周期內只能進(jìn)行一次讀或寫(xiě)操作，即CPU在一個(gè)時(shí)鐘周期內只能訪(fǎng)問(wèn)存儲器一次，稱(chēng)為單存取隨機存儲器(Single-Access On-Chip RAM)，而雙存取隨機存儲器(Dual-Access On-Chip RAM)可以在一個(gè)吋鐘周期內進(jìn)行數據的讀和寫(xiě)兩次操作。利用DARAM一個(gè)周期內“雙存取”的特點(diǎn)，可以大幅提高CPU執行指令的速度，進(jìn)而提高整個(gè)系統的性能。

　　1 DARAM整體電路

　　DARAM整體電路如圖1所示，該DARAM的大小為256字x 16位，用來(lái)存儲數據，輸入信號為兩相不交疊時(shí)鐘SCLOCK1和SCLOCK2，數據寫(xiě)總線(xiàn)DWE，數據讀地址總線(xiàn)DRA和數據寫(xiě)地址總線(xiàn)DWA，讀使能R_en和寫(xiě)使能W_en(高電平有效)，輸出信號為數據讀總線(xiàn)DRD。

　　DARAM的存儲陣列根據地址的高低分為大小相等的兩塊，接口電路主要包括地址譯碼、地址選擇、字線(xiàn)譯碼、位線(xiàn)選擇和控制電路幾個(gè)部分。其中，控制電路中的讀寫(xiě)使能信號與內部時(shí)鐘共同作用產(chǎn)生的脈沖信號，會(huì )使地址選擇電路在一個(gè)時(shí)鐘周期內的高低電平部分，分別輸出讀地址和寫(xiě)地址，這樣就可以使位線(xiàn)選擇電路在一個(gè)周期內進(jìn)行讀寫(xiě)兩次操作，這是接口電路中的重要部分，也是隨機存儲器可以進(jìn)行“雙存取”的關(guān)鍵。

　　2 DARAM電路設計

　　2.1 地址譯碼

　　該DARAM的物理地址為0300H-03FFH，所以讀寫(xiě)地址的高8位必須為“0000_0011”，地址譯碼電路的功能就是判斷高8位地址是否匹配，如果地址匹配W_en和R_en才會(huì )輸入到控制電路。

　　2.2 控制電路

　　控制電路實(shí)現的功能有：產(chǎn)生內部時(shí)鐘，讀寫(xiě)脈沖信號和預充電控制信號OE。

　　圖2中SCLOCK1和SCLOCK2高電平不交疊，當SCLOCK1為高時(shí)輸出0，SCLOCK2為高時(shí)輸出1，都為低時(shí)輸出保持不變，這樣兩相時(shí)鐘就轉換成一相內部時(shí)鐘CLK，如圖3。

　　圖4產(chǎn)生的讀寫(xiě)脈沖信號Rs與Ws會(huì )控制地址選擇模塊。W_en經(jīng)過(guò)一個(gè)高電平觸發(fā)的觸發(fā)器，是為了寄存半個(gè)周期的時(shí)間，使輸出的讀脈沖Rs和寫(xiě)脈沖Ws交替產(chǎn)生，形成單周期雙脈沖，是可以實(shí)現“雙存取”的關(guān)鍵。

　　圖5電路中，當進(jìn)行讀操作時(shí)，R_en為高，在時(shí)鐘上跳的瞬間，由于邏輯門(mén)的延遲，輸出信號會(huì )出現一小段低電平，之后再升高，這樣就產(chǎn)生了一個(gè)很窄的脈沖Rss，見(jiàn)圖6。類(lèi)似的，由SCLOCK2和W_en也會(huì )產(chǎn)生寫(xiě)信號窄脈沖Wss。

　　Rss與Wss并不是最后控制讀寫(xiě)放大器的控制脈沖，因為讀出與寫(xiě)入數據的時(shí)間很關(guān)鍵，也就是說(shuō)脈沖的寬度要很精確，讀脈沖如果過(guò)寬的話(huà)不僅會(huì )增大靈敏放大器的能量消耗，也會(huì )減慢數據讀出的速度，時(shí)間要恰好使位線(xiàn)上的電壓可以滿(mǎn)足靈敏放大器的靈敏度，而寫(xiě)脈沖如果太窄，數據會(huì )無(wú)法寫(xiě)入，所以要設計的恰到好處。

　　圖7所示電路可以產(chǎn)生讀寫(xiě)控制脈沖和預充電控制信號。RSE是讀脈沖，WSE是寫(xiě)脈沖，OE是預充電控制信號，由讀寫(xiě)地址的第7位A7選擇要控制的存儲塊。負載電容的大小就決定了讀寫(xiě)脈沖的寬度，所以需經(jīng)過(guò)精確設計。最終輸出的波形如圖8。

　　2.3 地址選擇

　　由控制電路產(chǎn)生的Rs和Ws會(huì )控制DRA和DWA低8位的傳輸，使兩條地址總線(xiàn)有選擇性的輸出，產(chǎn)生一條8位的讀寫(xiě)地址總線(xiàn)，其中地址[1：0]經(jīng)過(guò)譯碼會(huì )控制四條位線(xiàn)，進(jìn)行位線(xiàn)選擇，地址[6：2]會(huì )進(jìn)行字線(xiàn)譯碼，地址經(jīng)過(guò)控制電路產(chǎn)生存儲陣列的塊選擇信號。

　　2.4 位線(xiàn)選擇與存儲陣列

　　位線(xiàn)選擇電路包括讀寫(xiě)放大器和多路選擇器。圖9為一個(gè)位線(xiàn)選擇單元，根據最低兩位數據地址來(lái)選擇4組位線(xiàn)，由讀寫(xiě)控制脈沖RSE和WSE決定對位線(xiàn)進(jìn)行讀或寫(xiě)操作。這就意味著(zhù)在一個(gè)周期內，并不是對任意兩個(gè)讀寫(xiě)地址都可以進(jìn)行操作，也就是說(shuō)，進(jìn)行“雙存取”的兩個(gè)地址必須相近，這也是可以實(shí)現“雙存取”的關(guān)鍵。