基于USB和CMOS圖像傳感器的指紋識別儀設計

　　引　言

　　CMOS圖像傳感器是近年來(lái)得到快速發(fā)展的一種新型固態(tài)圖像傳感器。它將圖像傳感部分和控制電路高度集成在同一芯片里，體積明顯減小、功耗也大大降低，滿(mǎn)足了對高度小型化、低功耗成像系統的要求。與傳統的CCD圖像傳感器相比，CMOS圖像傳感器還具有集成度高、控制簡(jiǎn)單、價(jià)格低廉等諸多優(yōu)點(diǎn)。因此隨著(zhù)CMOS集成電路工藝的不斷進(jìn)步和完善，CMOS圖像傳感器已經(jīng)廣泛應用于各種通用圖像采集系統中。同時(shí)作為一種PC機與外圍設備間的高速通信接口，USB具有許多突出的有點(diǎn)： 連接簡(jiǎn)便，可熱插拔，無(wú)需定位及運行安裝程序，無(wú)需連接外設時(shí)關(guān)機及重啟系統，實(shí)現真正的即插即用;高傳輸速率，USB1.1協(xié)議支持12Mb/s;不占用系統硬件資源，能夠自動(dòng)檢測和配置外圍設備，不存在硬件沖突問(wèn)題。

　　因此，利用CMOS數字圖像傳感器與USB接口數據傳輸來(lái)實(shí)現的指紋識別儀具有結構簡(jiǎn)單，體積小，便攜化等優(yōu)點(diǎn)?，F將介紹利用OMniVision公司的CMOS彩色數字圖像傳感器OV762M和cypress公司的EZ—USB AN2131QC USB控制傳輸芯片(內部集成了增強形51內核)來(lái)實(shí)現指紋信息的采集和USB傳輸，同時(shí)由于指紋傳感器輸出數據的速率(27MB/s)與USB控制器(AN2131QC)數據傳輸速率(12Mb/s)的不匹配，故系統采用了SRAM和CPLD構成中間高速緩沖區。

　　系統結構

　　應用AN2131QC、CPLD和OV762M設計的指紋識別系統硬件框圖如圖1所示：

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　　圖1　指紋識別硬件系統簡(jiǎn)略框架圖

　　首先，AN2131QC通過(guò)I2C對指紋識別傳感器(OV7620)的窗口設置等參數進(jìn)行配置，光學(xué)透鏡把像成在OV762M的像面上后，CMOS圖像傳感器(OV7620)對其進(jìn)行空間采樣，并按照一定的幀頻連續輸出8位的數字圖像數據Y[7∶M](輸出數字圖像數據的幀同步信號為VSYNC，水平有效信號為HREF，輸出時(shí)鐘信號為PCLK)。為了實(shí)現指紋傳感器輸出數據與USB控制器(AN2131QC)讀取數據速度與時(shí)序的匹配，使用了SRAM(IS61C1024)和CPLD構成高速緩沖區，利用此高速緩沖區將OV762M采集的指紋數據緩存。最后AN2131QC實(shí)現與上位機的USB通信，將高速緩沖區中數據的傳輸到PC機進(jìn)行相應圖像處理。

　　CMOS數字圖像傳感器OV7620

　　CMOS數字圖像傳感器OV762M集成了一個(gè)664×492 的感光陣列、幀(行)控制電路、視頻時(shí)序產(chǎn)生電路、模擬信號處理電路、A/D轉換電路、數字信號輸出電路及寄存器I2C編程接口。感光陣列得到原始的彩色圖像信號后，模擬處理電路完成諸如顏色分離與均衡、增益控制、gamMA校正、白電平調整等主要的信號處理工作，最后可根據需要輸出多種標準的視頻信號。視頻時(shí)序產(chǎn)生電路用于產(chǎn)生行同步、場(chǎng)同步、混合視頻同步等多種同步信號和像素時(shí)鐘等多種內部時(shí)鐘信號，外部控制器可通過(guò)I2C總線(xiàn)接口設置或讀取OV762M的工作狀態(tài)、工作方式以及數據的輸出格式等。

　　AN2131QC通過(guò)I2C總線(xiàn)接口設定OV762M的寄存器來(lái)控制輸出幀率在0.5幀/s～3M幀/s之間變化，輸出窗口在4×2～664×492 之間可調(默認輸出640×48M的標準VGA格式)，設置黑白平衡等。根據指紋采集的需要，窗口輸出設置為： 320×288，經(jīng)過(guò)設定后的OV762M輸出時(shí)序如圖2 所示：

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　　圖2　0V762M輸出時(shí)序

　　VSYNC是垂直場(chǎng)同步信號(也是每幀同步信號，CMOS是按列采集圖像的)，其下降沿表示一幀圖像的開(kāi)始，HREF 提供了一種有效的控制方式，當輸出像素行列分別處于設定窗口之間時(shí)HREF 為有效高電平，此時(shí)輸出有效的視頻數據，PCLK是輸出數據同步信號，上升沿輸出一個(gè)有效的像素Y[7∶M]。

　　基于CPLD技術(shù)的高速數據緩沖區的實(shí)現

　　在由CPLD和SRAM構成的高速數據緩沖區中，CPLD充當了SRAM的控制器，其內部電路實(shí)現框圖如圖3所示：

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　　圖3　SRAM高速緩沖區控制器的CPLD實(shí)現

　　圖3中ram_rd，raM_wr為輸出到SRAM的讀寫(xiě)信號線(xiàn)，raM_data，ram_addr為SRAM的數據地址總線(xiàn);latch_f為SRAM的讀寫(xiě)允許信號，當為高電平時(shí)允許對SRAM寫(xiě)操作，為低電平時(shí)允許對SRAM讀操作;兩個(gè)8路三態(tài)門(mén)用于隔離總線(xiàn)，當對SRAM寫(xiě)時(shí)，輸出cpu_datA為高阻態(tài)，當對SRAM讀時(shí)，將采集數據信號Y [7∶M]隔離;cpu_rds，vsync為開(kāi)始讀寫(xiě)信號，單個(gè)正脈沖將SRAM地址置0;cpu_rD作為SRAM快速讀脈沖，pclk為SRAM寫(xiě)脈沖;irq為寫(xiě)滿(mǎn)標志，用于向上提供中斷標志;地址發(fā)生器用于產(chǎn)生SRAM地址(IS61C1024有17根地址線(xiàn))。

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　　圖4　CPLD實(shí)現的仿真波形

　　由圖3中邏輯知道，當允許對SRAM寫(xiě)(latch_f=1)且采集的數據有效(href=1)時(shí)，pclk脈沖通過(guò)地址發(fā)生器產(chǎn)生地址(sync單個(gè)正脈沖將SRAM地址復位到0)，將采集的數據Y[7∶M]寫(xiě)入SRAM中，當寫(xiě)滿(mǎn)(寫(xiě)完一幀的32M像素×288像素)時(shí)，irq信號有效，通過(guò)中斷將latch_f置低允許將SRAM數據讀出(cpu_rds單個(gè)正脈沖將SRAM地址復位到0)，此后cpu_rD通過(guò)地址發(fā)生器產(chǎn)生地址將SRAM中數據讀出到USB緩沖區。上述邏輯仿真波形如圖4 所示(由于數據線(xiàn)和地址線(xiàn)較多，故只取其中部分信號時(shí)序，cpu_datA為X 表示其值根據SRAM數據總線(xiàn)上具體值而定)，由圖4 可知，CPLD實(shí)現了對SRAM的控制，與SRAM一起組成了高速數據緩沖區。