FPGA及動(dòng)態(tài)可重構技術(shù)在軟件無(wú)線(xiàn)電中的應用

摘 要： 介紹了將現場(chǎng)可編程門(mén)陣列（FPGA）專(zhuān)用硬件處理器集成到軟件通信體系結構">軟件通信體系結構（SCA）中的機制，實(shí)現了動(dòng)態(tài)部分可重構技術(shù)在軟件無(wú)線(xiàn)電（SDR）硬件平臺中的應用，有效地縮短系統開(kāi)發(fā)周期，提高了硬件資源的利用率。

SDR是使用一個(gè)簡(jiǎn)單的終端設備通過(guò)軟件重配置來(lái)支持不同種類(lèi)的無(wú)線(xiàn)系統和服務(wù)(包括2G、3G移動(dòng)通信系統和WLAN)的新技術(shù)。它具有較強的開(kāi)放性和靈活性，硬件采用標準化、模塊化結構，可以隨著(zhù)器件和技術(shù)的發(fā)展而更新和擴展；軟件模塊可以進(jìn)行加載和更改，根據需要不斷升級。軟件無(wú)線(xiàn)電的結構如圖1所示，主要分為實(shí)時(shí)信道數據處理部分、環(huán)境管理部分、系統分析和功能強化部分。實(shí)時(shí)信道數據處理部分包括A/D、D/A、變頻、信道分離、調制解調以及碼流處理等數據模塊。

SDR的核心是聯(lián)合戰術(shù)無(wú)線(xiàn)電系統JTRS（Joint Tactical Radio System)的SCA規范，它對模塊化可編程無(wú)線(xiàn)通信系統的硬件體系結構、軟件體系結構和安全體系結構以及應用程序接口（API）規范進(jìn)行了描述，同時(shí)引入了嵌入式微處理器系統、總線(xiàn)、操作系統、公共對象請求代理體系（CORBA）、面向對象的軟件和硬件設計等一系列計算機技術(shù)，并采用了“波形應用”和“資源”可裁剪、可擴充的設計思想，從而保證了軟件和硬件的可移植性和可配置性。

以接收機為例，SDR中A/D模塊之后的部分通過(guò)軟件來(lái)實(shí)現。本文在FPGA平臺上實(shí)現信號的調制解調，以滿(mǎn)足高速數字信號處理發(fā)展的需求。在Xilinx Virtex2Pro FPGA硬件平臺上實(shí)現了美國軍方短波通信系統標準MIL-STD-188-110B調制解調器，其中引入了動(dòng)態(tài)部分可重構技術(shù)，提高了配置速度和硬件資源的利用率。

滿(mǎn)足SCA規范的波形組件之間通過(guò)CORBA總線(xiàn)通信，而FPGA平臺的專(zhuān)用處理器要實(shí)現對CORBA的支持比較困難。本文利用SCA規范中的SHP組件兼容性補充協(xié)議CP289提出了這一問(wèn)題的具體解決方案。

1 FPGA的動(dòng)態(tài)部分可重構技術(shù)

FPGA的動(dòng)態(tài)可重構技術(shù)是指對時(shí)序變化的數字邏輯系統，其時(shí)序邏輯的發(fā)生不是通過(guò)調用芯片內不同區域不同邏輯資源的組合實(shí)現，而是通過(guò)對具有專(zhuān)門(mén)緩存邏輯資源的FPGA進(jìn)行局部或全局芯片邏輯的動(dòng)態(tài)重構而實(shí)現。部分重構是指重構器件或系統的一部分，在此過(guò)程中，其余部分的工作狀態(tài)不受影響。

FPGA部分可重構有多種實(shí)現方法，較為常用的是基于模塊化設計方法和EAPR(Early Access Partial Reconfiguration)設計流程，后者較前者而言，是一種較新的設計方法，并且有相應的軟件可以代替命令行方式進(jìn)行實(shí)現，本文采取的就是這種實(shí)現方法。

圖2所示為一個(gè)簡(jiǎn)單的基于EAPR設計流程生成的部分動(dòng)態(tài)可重配置系統。整個(gè)系統劃分出靜態(tài)模塊和動(dòng)態(tài)模塊，之間的通信通過(guò)總線(xiàn)宏來(lái)進(jìn)行。該系統通過(guò)FPGA板子上的dip開(kāi)關(guān)為輸入引腳提供輸入數據，確定計數器的初始值。通過(guò)下載不同部分的比特流可以實(shí)現加、減計數功能的動(dòng)態(tài)切換。計數結果通過(guò)值傳遞模塊接到FPGA板子上的LED管腳。整個(gè)設計過(guò)程可以概括為：

(1)模塊劃分：靜態(tài)模塊和動(dòng)態(tài)模塊；

(2)頂層模塊與靜態(tài)和動(dòng)態(tài)子模塊的設計及綜合；

(3)編寫(xiě)初始用戶(hù)約束文件，主要指定I/O管腳約束和時(shí)鐘約束；

(4)在PlanAhead中進(jìn)行EAPR設計：

①建立局部可重構工程；

②為每一個(gè)PRM定義可重配置實(shí)體；

③為PRM規定可重配置區域；

④放置總線(xiàn)宏和全局時(shí)鐘邏輯；

⑤運行DRC檢查；

⑥分別實(shí)現靜態(tài)邏輯和PR模塊；

⑦裝配并生成全局和部分比特流。

2 基于FPGA的SDR硬件體系結構及DPR實(shí)現

Xilinx Virtex2Pro FPGA內含處理器，通過(guò)一定的軟件編程，可根據環(huán)境及外部需求采用不同的調制解調算法處理通信系統中的數據。通過(guò)DPR技術(shù)，可以實(shí)時(shí)快速地調整算法中的參數或者實(shí)現不同算法之間的切換。

2.1 基于FPGA的SDR硬件平臺

本文基于Xilinx Virtex2Pro FPGA，搭建的SDR硬件平臺如圖3所示。該系統以軟核處理器 MicroBlaze為核心，DDR SDRAM Controller、OPB_HWICAP和UART Controller通過(guò)OPB總線(xiàn)與處理器通信。DDR SDRAM為片外處理器，UART為串口設備，ICAP為內部訪(fǎng)問(wèn)互連接口，主要用于部分重構。