LTE標準下Turbo碼編譯碼器的集成設計
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為節省硬件資源，本文設計的Turbo碼譯碼器采用子譯碼器單核復用的結構模式。當子譯碼器模塊作為子譯碼器1時(shí)，信息比特順序寫(xiě)入存儲器后順序讀出到子譯碼器中，L_a2以交織地址寫(xiě)入存儲器，順序地址讀出作為子譯碼器1的先驗信息，同時(shí)校驗位選擇yp1，子譯碼器1根據3個(gè)輸入進(jìn)行SISO(軟輸入軟輸出)譯碼運算，得到新的L_a2及L_e；此后子譯碼器作為子譯碼器2，以交織地址將ys從存儲器中讀出，L_a2以順序地址寫(xiě)入存儲器，交織地址讀出作為子譯碼器2的先驗信息，同時(shí)校驗位選擇yp2，子譯碼器2根據3個(gè)輸入進(jìn)行SISO(軟輸入軟輸出)譯碼運算，得到新的L_a2及L_e，完成一次迭代。在滿(mǎn)足迭代停止準則以后，將L_e解交織后進(jìn)行硬判決，得到譯碼序列。
設計中，子譯碼器采用復雜度與性能折中的Max-Log-MAP譯碼算法。根據輸入的信息位、校驗位及先驗概率信息，在時(shí)序控制模塊的管理下，分別進(jìn)行分支轉移度量、前向狀態(tài)度量、后向狀態(tài)度量和對數似然比的計算及存儲，以備下次譯碼運算調用。
依據初始化分支轉移度量值，由(13，15)RSC的籬笆圖，找出當前時(shí)刻前向狀態(tài)度量與前一時(shí)刻前向狀態(tài)度量的對應關(guān)系[7]，計算當前時(shí)刻的前向狀態(tài)度量。依次遞推，為防止數據溢出范圍，每次迭代對其進(jìn)行歸一化處理，得到實(shí)現框圖如圖5所示。后向狀態(tài)度量與前向狀態(tài)度量具有相似的運算結構，只是逆向遞推而已。
由對數似然比的定義，將得到的分支轉移度量、前向狀態(tài)度量和后向狀態(tài)度量代入運算公式[8]，對3種輸入參量進(jìn)行組合運算，然后取出“1”路徑8種狀態(tài)中的最小值和“0”路徑8種狀態(tài)的最小值，做差即得到Max-Log-MAP算法中的對數似然比。迭代數次后進(jìn)行輔助硬判決，解交織輸出即為傳回信宿的譯碼序列。
3 系統實(shí)現與仿真結果分析
在Quartus Ⅱ開(kāi)發(fā)工具上，以Stratix III 系列的EP3-SL150F1152C2為配置平臺，用Verilog HDL語(yǔ)言對上述各功能模塊進(jìn)行編程建模，調試統一后編譯綜合，得到編譯碼器主要硬件資源占用情況如表1所示。
建立波形文件，分別對Turbo碼進(jìn)行時(shí)序仿真，得到信息幀長(cháng)分別配置為128、512時(shí)，Turbo碼編碼器的仿真波形如圖6(a)、圖6(b)所示。''
圖6中，每幀碼字序列的結尾，都有12個(gè)系統尾比特，以使編碼器寄存器回歸全零狀態(tài)。經(jīng)多次驗證，與Matlab仿真數據進(jìn)行對比，結果正確。
將編碼碼字量化后存儲于ROM中，提供給譯碼器進(jìn)行時(shí)序仿真，得到信息幀長(cháng)分別配置為128、512(碼字序列長(cháng)度分別為396、1 548)時(shí)，Turbo碼譯碼器的仿真波形如圖7(a)、圖7(b)所示。
圖7中，譯碼器首先根據幀長(cháng)設置初始化交織圖樣，然后對系統碼字解復接，得到信息序列（ys）、校驗位1（yp1）及校驗位2（yp2），與外信息（L_all）一起輸入子譯碼器進(jìn)行SISO譯碼運算，迭代6次以后判決得到譯碼結果（decoderout）。
設置不同的信息幀長(cháng)，經(jīng)多次仿真驗證，均能正確實(shí)現編譯碼功能。將程序下載配置到EP3SL150F1152C2中，利用VC軟件編寫(xiě)測試窗口，進(jìn)行測試。結果顯示，本設計可以利用外圍鍵盤(pán)電路自行輸入幀長(cháng)，進(jìn)行交織運算，得到交織圖樣，并能正確實(shí)現Turbo編譯碼功能，達到了設計要求。
本設計以LTE為應用背景，實(shí)現了一種可根據信道環(huán)境現場(chǎng)配置幀長(cháng)的Turbo編譯碼的硬件方案。將QPP交織算法集成于FPGA內部，充分利用其時(shí)鐘頻率高、速度快的優(yōu)勢，減小了外圍接口電路消耗。在系統初始化時(shí)進(jìn)行交織運算，先于Turbo編譯碼進(jìn)程開(kāi)始，兩者分時(shí)工作，協(xié)調統一，不會(huì )帶來(lái)額外的時(shí)延。所實(shí)現的Turbo碼編譯碼器是一種比較理想的通用型方案，為LTE標準下Turbo編解碼專(zhuān)用集成芯片的開(kāi)發(fā)與推廣提供了參考。
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