基于FDATool的FIR濾波器設計方法（二）

　　這一節主要講解一下轉置型FIR濾波器實(shí)現。

　　FIR濾波器的單位沖激響應h(n)可以表示為如下式：

　　對應轉置型結構的FIR濾波器，如圖1所示，抽頭系數與上一節中講解直接型FIR濾波器的實(shí)例相同，濾波器階數為10。

　　圖1

　　可以發(fā)現轉置型結構不對輸入數據寄存，而是對乘累加后的結果寄存，這樣關(guān)鍵路徑上只有1個(gè)乘法和1個(gè)加法操作，相比于直接型結構，延時(shí)縮短了不少。

　　綜合得到結果如下：

　　Number of Slice Registers： 1

　　Number of Slice LUTs： 18

　　Number of DSP48E1s： 11

　　Minimum period： 4.854ns{1} (Maximum frequency： 206.016MHz)

　　關(guān)鍵路徑延時(shí)報告如圖2所示，其中乘累加操作延時(shí)Tdspdck_A_PREG_MULT 2.655ns;另外還有一項net delay居然有1.231ns，如此大是因為fanout=11，仔細研究可以發(fā)現在h(n)表達式中x(n)與所有11個(gè)抽頭系數進(jìn)行了乘法操作，因此fanout達到了11，這也是轉置型FIR濾波器的缺點(diǎn)：輸入數據的fanout過(guò)大。

　　圖2

　　線(xiàn)性相位：

　　與直接型結構相同，由FIR濾波器的線(xiàn)性相位特征，轉置型結構的FIR濾波器也可優(yōu)化，如圖3所示為線(xiàn)性相位FIR濾波器轉置型結構，總共11個(gè)抽頭系數，其中5對系數兩兩相同，因此可以省去5個(gè)乘法器，采用6個(gè)DSP資源實(shí)現轉置型FIR濾波器。

　　圖3

　　流水線(xiàn)實(shí)現：

　　為了進(jìn)一步縮短關(guān)鍵路徑的延時(shí)，將乘法器和加法器邏輯分割開(kāi)，中間加入流水線(xiàn)級，結果如圖4所示，在線(xiàn)性相位結構的基礎上，加入一級寄存器，這樣最大限度上優(yōu)化時(shí)序。

　　圖4

　　綜合得到結果如下：

　　Number of Slice Registers： 355

　　Number of Slice LUTs： 340

　　Number of DSP48E1s： 6

　　Minimum period： 3.861ns{1} (Maximum frequency： 259.000MHz)

　　如圖5所示為與圖2中相對應路徑的延時(shí)報告(圖2由ISE的Timing Analysis工具產(chǎn)生，圖5是由PlanAhead的Timing Analysis工具產(chǎn)生)，其中由于采用線(xiàn)性相位結構，輸入信號的fanout只有6，延時(shí)從原先的1.231ns減小到1.01ns;并且分隔乘法器和加法器邏輯之后，關(guān)鍵路徑上只有乘法器的延時(shí)：1.42ns。

　　圖5